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最近のTSMC Technology Symposium技術会議では、Wafer-on-Wafer（WoW、stacked wafer）と呼ばれる革新的なプロセス技術が提案されました。 、ミラーリングされた方法で垂直に積み重ねられたダイ層として多層スタックのような3次元NAND型フラッシュメモリは、生産は大規模トランジスタのGPUを作成するために、GPUのグラフィックスのために期待されています。
このフロントエンド製品では、基板上のチップオンチップ（CoWoS）と統合ファンアウト（InFO）という類似の技術が開発されています。 AppleのAシリーズのSoCは、情報を適用しました。
この時間は、グラフィックス性能を向上させるためにトランジスタの数をGPUコア領域以下のプロセス技術の使用を増加させる増加させることなく行うことができるすごいシナリオはGPUコア上とすることができる最大値です。
追加のダイが垂直方向に積層し、ダイのランドとの間の通信遅延を低減することを意味することができるように知られているEDAケイデンスのブログ説明、すごい技術の製造業者は、10μMのTSVの実施形態により2つの上側と下型とを接続するために、より多くのコアを導入します。
しかし、今最大の問題は、技術的なプロセスの要件を正確に整列させるための金型の間、非常に高いですが、また、いずれかのダイが廃棄されるチップのパッケージ全体を完了し、アセンブリの仕事を見つけていないそうした後、問題ありませんことを保証するためにすごいですしたがって、歩留まり率が比較的低く、製造コストが高い。
したがって、すでに成熟した16nmプロセスにWoWを追加することは適切ですが、TSMCの目標は実際には将来7 / 5nmに適用されます。
CadenceとTSMCは、CadenceのツールでWoW Reference Flow 1.0の標準認定を通過したと発表しました。
