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TSMC recentemente può essere descritto come alto spirito, la prima generazione di processo 7nm è stata massa fase di produzione, e nel recente riunione tecnica TSMC tecnologia Simposio sulla tecnologia proposta rivoluzionaria Wafer-on-Wafer (WoW, wafer impilati) , 3D NAND memoria flash come la pila multistrato strati Die impilati verticalmente in modo speculare, la produzione è prevista per la grafica GPU, per creare una grande scala transistore GPU.
TSMC aveva già sviluppato una tecnologia simile a truciolo su Wafer su substrato (CoWoS), integrato fan-out (info), queste due tecnologie attualmente in uso in una vasta gamma di prodotti, per esempio Intel e FPGA Xilinx chip di CoWos applicata , Il SoC di serie A di Apple utilizza l'InFO.
Questa volta, il più grande scenario applicativo di WoW sarà probabilmente sul core della GPU, che può aumentare il numero di transistor senza aumentare l'area core della GPU o utilizzando un processo di processo più piccolo, migliorando così le prestazioni grafiche.
Secondo il blog del famoso produttore di EDA Cadence, la tecnologia WoW collega la matrice superiore e quella inferiore attraverso un metodo di piercing al silicio da 10 μm, in modo che più stampi possano essere impilati nella direzione verticale, il che significa anche una comunicazione ritardata tra lo stampo e la terra ridotta. Introduci più core.
Tuttavia, il problema più grande con l'attuale tecnologia WoW è che i requisiti del processo sono molto elevati e il dado deve essere allineato accuratamente e senza problemi.Se uno dei die non è problematico, uno dei die non funzionerà, e l'intero pacchetto verrà scartato. Pertanto, il tasso di rendimento è relativamente basso e il costo di produzione è elevato.
Pertanto, è opportuno aggiungere WoW al processo 16nm già maturo, ma l'obiettivo di TSMC viene effettivamente applicato nel futuro 7 / 5nm.
Cadence e TSMC hanno annunciato di aver superato la certificazione standard di WoW Reference Flow 1.0 negli strumenti Cadence.
