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TSMC हाल ही में उच्च उत्साही के रूप में वर्णित किया जा सकता है, 7nm प्रक्रिया की पहली पीढ़ी के बड़े पैमाने पर उत्पादन चरण में किया गया है, और प्रस्तावित प्रौद्योगिकी पर TSMC प्रौद्योगिकी संगोष्ठी हाल तकनीकी बैठक में क्रांतिकारी वेफर-ऑन-वेफर (वाह, खड़ी वेफर) एक मिरर ढंग से खड़ी खड़ी मरो परतों के रूप में बहुपरत ढेर की तरह 3 डी NAND फ्लैश मेमोरी, उत्पादन GPU ग्राफिक्स के लिए उम्मीद है, एक बड़े पैमाने ट्रांजिस्टर GPU बनाने के लिए।
TSMC पहले से ही सब्सट्रेट (CoWoS) पर वेफर पर एक समान प्रौद्योगिकी चिप विकसित की थी, एकीकृत फैन-आउट (जानकारी), इन दोनों प्रौद्योगिकियों वर्तमान में उत्पादों की एक किस्म में इस्तेमाल किया, इंटेल और Xilinx FPGA चिप लागू किया CoWos कहना , ऐप्पल ए सीरीज एसओसी इनफो का उपयोग करता है।
इस बार, वाह का सबसे बड़ा एप्लीकेशन परिदृश्य जीपीयू कोर पर होगा, जो जीपीयू कोर क्षेत्र को बढ़ाए बिना या छोटी प्रक्रिया प्रक्रिया का उपयोग किए बिना ट्रांजिस्टर की संख्या में वृद्धि कर सकता है, जिससे ग्राफिक्स प्रदर्शन में सुधार होता है।
मशहूर ईडीए निर्माता कैडेंस के ब्लॉग के अनुसार, वाह प्रौद्योगिकी 10μm सिलिकॉन भेदी विधि के माध्यम से ऊपरी और निचले मर को जोड़ती है, ताकि अधिक मरने को ऊर्ध्वाधर दिशा में रखा जा सके, जिसका अर्थ है कि मरने और कम पृथ्वी के बीच संचार में देरी हो रही है। अधिक कोर परिचय।
हालांकि, वर्तमान वाह प्रौद्योगिकी के साथ सबसे बड़ी समस्या यह है कि प्रक्रिया की आवश्यकताएं बहुत अधिक हैं, और मरने को सही ढंग से और बिना किसी समस्या के गठबंधन किया जाना चाहिए। यदि मरने में से कोई समस्याग्रस्त नहीं है, तो मरने में से कोई काम नहीं करेगा, और पूरा पैकेज छोड़ा जाएगा। इसलिए, उपज दर अपेक्षाकृत कम है और उत्पादन लागत अधिक है।
इसलिए, पहले से परिपक्व 16 एनएम प्रक्रिया में वाह जोड़ने के लिए उचित है, लेकिन टीएसएमसी का लक्ष्य वास्तव में भविष्य में 7/5 एनएम में लागू होता है।
कैडेंस और टीएसएमसी ने घोषणा की कि उन्होंने कैडेंस टूल में वाह संदर्भ प्रवाह 1.0 मानक प्रमाणन पारित किया है।
