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TSMC kann vor kurzem als übermütiges beschrieben, hat die erste Generation von 7 nm Prozess Massenproduktion der Bühne und in den TSMC Technology Symposium jüngsten technische Beratungen über die vorgeschlagene Technologie revolutionäre Wafer-on-Wafer (WoW, gestapelte Wafer) Flash-Speicher 3D NAND wie der Mehrschichtstapel als die Chipschichten vertikal gestapelt in einer gespiegelten Art und Weise wird die Produktion für die GPU Grafik, erwartet einen größeren Maßstab Transistor GPU zu schaffen.
TSMC hatte bereits eine ähnliche Technologie Chip auf Wafer auf Substrat (CoWoS) entwickelt, integriert Fan-Out (Info), diese beiden Technologien, die derzeit in einer Vielzahl von Produkten verwendet, etwa Intel und Xilinx FPGA-Chip angewendet CoWos Apples a-Serie SoC angewendet InFO.
Dieses Mal wird das größte Anwendungsszenario von WoW wahrscheinlich auf dem GPU-Kern liegen, der die Anzahl von Transistoren erhöhen kann, ohne den GPU-Kernbereich zu vergrößern oder einen kleineren Prozessprozess zu verwenden, wodurch die Grafikleistung verbessert wird.
Laut dem Blog des bekannten EDA-Herstellers Cadence verbindet die WoW-Technologie den oberen und unteren Chip über einen 10μm TSV, so dass mehr Chips in vertikaler Richtung gestapelt werden können, was auch eine verzögerte Kommunikation zwischen Chip und Reduktion der Erde bedeutet. Stellen Sie mehr Kerne vor.
Das größte Problem bei der derzeitigen WoW-Technologie ist jedoch, dass die Prozessanforderungen sehr hoch sind und der Chip genau und ohne Probleme ausgerichtet werden muss.Wenn einer der Chips nicht problematisch ist, funktioniert einer der Chips nicht und das gesamte Paket wird verschrottet. Daher ist die Ausbeute relativ niedrig und die Produktionskosten sind hoch.
Daher ist es angemessen, WoW zu dem bereits ausgereiften 16nm-Prozess hinzuzufügen, aber das Ziel von TSMC wird tatsächlich in der Zukunft bei 7/5 nm angewendet.
Cadence und TSMC gaben bekannt, dass sie die Standardzertifizierung für WoW Reference Flow 1.0 in Cadence-Tools bestanden haben.