TSMC propose une technologie de plaquettes empilées: la carte graphique AMD / NVIDIA devrait doubler les performances

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TSMC a récemment peut être décrit comme bordélique, la première génération de processus de 7 nm a été stade de la production de masse, et au Symposium de la technologie TSMC réunion technique récente sur la technologie proposée révolutionnaire Wafer-on-Wafer (WoW, plaquette empilés) , une mémoire flash NAND 3D comme l'empilement de couches en tant que couches Die empilées verticalement d'une manière en miroir, la production est prévu pour les graphiques GPU, pour créer un GPU transistor à plus grande échelle.

TSMC avait déjà mis au point une puce de technologie similaire sur le substrat Wafer (CoWoS), intégré Fan-Out (InFO), ces deux technologies actuellement utilisées dans une variété de produits, par exemple la puce Intel et Xilinx FPGA appliquée CoWos , Le SoC Série A d'Apple utilise InFO.

Ce temps est le scénario wow maximum peut être sur le noyau de GPU peut être fait sans augmenter la zone centrale de GPU ou de l'utilisation d'une plus petite technologie de procédé augmente le nombre de transistors à améliorer les performances graphiques.

Les fabricants de connaître la description de blog de EDA Cadence, la technologie WOW pour connecter deux matrice supérieure et inférieure par mode de réalisation TSV de 10 um, de sorte que la filière supplémentaire peut être empilé dans la direction verticale, et des moyens pour réduire le retard de communication entre la zone de filière, l'introduction de plusieurs noyaux.

Cependant, le plus gros problème avec la technologie WoW actuelle est que les exigences du processus sont très élevées et que le dé doit être aligné avec précision et sans problème.Si l'un des dé n'est pas problématique, l'un des dés ne fonctionnera pas et l'ensemble sera détruit. Par conséquent, le taux de rendement est relativement bas et le coût de production est élevé.

Par conséquent, il est approprié d'ajouter WoW au processus 16nm déjà mature, mais la cible de TSMC est en effet appliquée dans le futur 7 / 5nm.

Cadence et TSMC ont annoncé avoir passé la certification standard WoW Reference Flow 1.0 dans les outils Cadence.

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