จังหวะเพิ่งประกาศหน่วยความจำ IP แรกชิปอินเตอร์เฟซ DDR5 ของอุตสาหกรรมรวมทั้งควบคุมและ PHY ชั้นกายภาพกระบวนการ 7nm TSMC ทำงานที่สูงถึง 4400MHz ไมครอนยังนำเสนออนุภาคหน่วยความจำของพวกเขา DDR5
JEDEC ปัจจุบันมีการพัฒนาหน่วยความจำ DDR5 มาตรฐานก็คาดว่าจะเสร็จสมบูรณ์ในช่วงฤดูร้อนนี้ ดังนั้นยังมีบางการวิจัยขั้นพื้นฐานอย่างต่อเนื่องดูหน่วยความจำ DDR5 เหมือนในท้ายที่สุดต้องรอ
จังหวะ DDR5 ควบคุมหน่วยความจำข้อมูลและชั้นกายภาพเป็น 4400MT / s เวลา CL42 กับไมครอน 8Gb DDR5 ชิปหน่วยความจำต้นแบบแรงดันไฟฟ้าเป็นเพียง 1.1V (DDR4 1.2V), ช่วงความผันผวนของ± 0.033V
ด้วยรากฐานที่นี้ผู้ผลิตชิป SoC สามารถเริ่มต้นในการออกแบบและบูรณาการระบบย่อยหน่วยความจำ DDR5 ปูทางสำหรับอนาคต
เช่นเดียวกับหน่วยความจำ DDR4 ความถี่จาก 2133MHz ถึง 3200MHz (มาตรฐาน JEDEC), 4400MHz เป็นเพียงจุดเริ่มต้นสำหรับ DDR5 คาดว่าในที่สุดจะสามารถเข้าถึงได้ประมาณ 6400MHz
นอกเหนือจากความถี่แล้วหน่วยความจำ DDR5 มีมูลค่ามากกว่าความจุขนาดใหญ่ อนุญาตให้เพิ่ม ECC ภายในเพื่อผลิตอนุภาคขนาด 16 GB และ 32 GB
หน่วยความจำ DDR5 ยังคงเป็นไปตามรูปแบบของหมุด 288 ชิ้น แต่การออกแบบเฉพาะเจาะจงจะแตกต่างจาก DDR4 และมีช่อง IO แบบ 32 บิตอิสระสองช่องทางสถาปัตยกรรมโดยรวมจะแตกต่างกันมาก
การปรับปรุง DDR5 อื่น ๆ จะรวมถึงการใช้ช่องสัญญาณที่ดีขึ้นตัวควบคุมแรงดันไฟฟ้าแบบรวมโมดูล high-end เพื่อสนับสนุนการจัดการพลังงานและอื่น ๆ
Cadence คาดว่าระบบหน่วยความจำ DDR5 แรกจะสามารถใช้งานได้ในปีพ. ศ. 2562 และเป็นที่นิยมอย่างรวดเร็วในปี 2565 จะมีอัตราการเจาะผ่าน 25%
