Cadence anunciou recentemente o primeiro chips de memória de interface DDR5 IP da indústria, incluindo o controlador e camada física PHY, processo 7nm TSMC, rodando a até 4400MHz, Micron também apresentaram suas partículas de memória DDR5.
JEDEC está actualmente a desenvolver a memória DDR5 normas, espera-se para completar este verão Assim também são uma pesquisa básica em curso, DDR5 olhar memória como, no final, tem que esperar.
Cadência DDR5 controlador de memória de dados e da camada física foi 4400MT / s, cronometrando CL42, com Micron 8 Gb DDR5 chips de memória protótipo, a tensão é de apenas 1.1V (DDR4 1,2V), o intervalo de flutuação de ± 0.033V.
Com este fundamento, os fabricantes de chips SoC pode começar a projetar e integrar subsistema de memória DDR5, abrindo o caminho para o futuro.
Assim como a freqüência de memória DDR4 vai de 2133MHz a 3200MHz (padrão JEDEC), 4400MHz é apenas o começo para o DDR5. Espera-se que chegue a cerca de 6400MHz.
Além da frequência, a memória DDR5 é mais valiosa do que a grande capacidade. , Permite a adição de ECC interno para fabricar partículas de 16Gb, 32Gb.
A memória DDR5 ainda seguirá o layout de 288 pinos, mas o design específico será certamente diferente do DDR4, e há dois canais IO independentes de 32 bits, a arquitetura geral será muito diferente.
Outros aprimoramentos do DDR5 também incluirão: melhor utilização do canal, reguladores de voltagem integrados, módulos de ponta para suportar o gerenciamento de energia e muito mais.
A Cadence espera que o primeiro sistema de memória DDR5 esteja disponível em 2019 e rapidamente se torne popular: em 2022, atingirá uma taxa de penetração de cerca de 25%.
