ケイデンスは最近、4400MHzの周波数で動作するTSMC 7nmプロセスを使用して製造されたコントローラとPHY物理層を含む業界初のDDR5メモリIPインタフェースチップを発表し、独自のDDR5メモリ・パーティクルも発表しました。
JEDECは現在DDR5メモリの標準仕様を開発しており、今年の夏に完成する予定です。 ので、現在のいくつかの基本的な研究は、DDR5のメモリ最終的に何を待たなければならないように見える必要があります。
Cadence DDR5メモリコントローラと物理層のデータレートは4400MT / s、タイミングCL42、Micron 8Gb DDR5メモリパーティクルプロトタイプ、電圧はわずか1.1V（DDR4 1.2V）、変動範囲は±0.033Vです。
これらの基盤により、SoCチップメーカーはDDR5メモリサブシステムの設計と統合を開始し、将来の道を切り開くことができます。
DDR4メモリ周波数は2133MHzから3200MHzのすべての方法（JEDEC規格）に行くと、DDR5のための4400MHzは、また、まだ始まったばかりです それは最終的に約6400MHzに達すると予想されます。
周波数に加えて、DDR5メモリは大容量よりも価値があります。 、内部ECCを追加して16Gb、32Gbパーティクルを製造できます。
DDR5メモリは288ピンのレイアウトに従うことを続けるが、特定の設計及びDDR4は確かに異なるであろうと、2つの独立した32ビットIOチャネルがあり、全体的な構造はかなり異なるであろう。
その他の改良点DDR5があるだろう。その上、より良いチャネル利用、統合電圧レギュレータ、ハイエンドモジュラー電源管理、および。
ケイデンスは、最初のDDR5メモリシステムが2019年に発売され、その後すぐに普及すると見込んでおり、2022年までに約25％の普及率を達成する予定です。
