ताल हाल ही में नियंत्रक और PHY भौतिक परत, TSMC 7nm प्रक्रिया सहित उद्योग की प्रथम आईपी इंटरफेस चिप्स DDR5 स्मृति, की घोषणा की, 4400MHz अप करने के लिए पर चल रहे, माइक्रोन भी अपने DDR5 स्मृति कणों को प्रस्तुत किया।
जेईडीईसी वर्तमान में डीडीआर 5 मेमोरी के लिए मानक विनिर्देश विकसित कर रहा है, जो इस गर्मी में पूरा होने की उम्मीद है। तो भी कर रहे हैं कुछ चल रही बुनियादी अनुसंधान, अंत में की तरह DDR5 स्मृति नज़र इंतजार करना।
ताल DDR5 डेटा स्मृति नियंत्रक और भौतिक परत 4400MT / s था, समय CL42, माइक्रोन 8Gb DDR5 प्रोटोटाइप मेमोरी चिप के साथ, वोल्टेज केवल 1.1V (DDR4 1.2V), ± 0.033V के उतार-चढ़ाव सीमा है।
इस फाउंडेशन के साथ, SoC चिप निर्माताओं भविष्य का मार्ग प्रशस्त, डिजाइन और DDR5 स्मृति सबसिस्टम एकीकृत करने के लिए शुरू कर सकते हैं।
DDR4 स्मृति आवृत्तियों 3200MHz (JEDEC मानक) 2133MHz से सभी तरह, जाने के रूप में DDR5 के लिए 4400MHz भी तो केवल शुरुआत है, यह उम्मीद की जाती है कि अंत में यह लगभग 6400 मेगाहट्र्ज तक पहुंच जाएगा।
आवृत्ति के अतिरिक्त, डीडीआर 5 मेमोरी इसकी क्षमता से अधिक मूल्यवान है। , 16 जीबी, 32 जीबी कणों का निर्माण करने के लिए आंतरिक ईसीसी के अतिरिक्त की अनुमति देता है।
DDR5 स्मृति 288 पिन लेआउट का पालन करने के लिए जारी रहेगा, लेकिन विशिष्ट डिजाइन और DDR4 निश्चित रूप से अलग हो जाएगा, और दो स्वतंत्र 32-बिट आईओ चैनल हैं, समग्र संरचना काफी अलग होगा।
अन्य डीडीआर 5 सुधारों में यह भी शामिल होगा: बेहतर चैनल उपयोग, एकीकृत वोल्टेज नियामकों, बिजली प्रबंधन का समर्थन करने के लिए उच्च अंत मॉड्यूल, आदि।
ताल उम्मीद DDR5 स्मृति प्रणाली का पहला सेट 2019 में उपलब्ध हो जाएगा, और फिर तेजी से फैली, 2022 में 25% पैठ तक पहुंचने के लिए सक्षम हो जाएगा।
