Cadence a récemment annoncé d'abord des puces d'interface IP mémoire GDDR5 de l'industrie, y compris le contrôleur et PHY couche physique, TSMC processus de 7 nm, cadencé jusqu'à 4400MHz, Micron a également présenté leurs particules de mémoire GDDR5.
JEDEC développe actuellement la mémoire GDDR5 normes, il est prévu de terminer cet été Ainsi, sont également une recherche fondamentale en cours, voir la mémoire GDDR5 comme à la fin attendre.
Cadence contrôleur de mémoire de données et la couche physique DDR5 est 4400MT / s, de synchronisation CL42, avec des puces de mémoire de prototype Micron 8Gb DDR5, la tension est seulement 1.1V (DDR4 1,2V), la plage de fluctuation de ± 0.033V.
Avec cette fondation, les fabricants de puces SoC peuvent commencer à concevoir et à intégrer sous-système de mémoire GDDR5, ouvrant la voie à l'avenir.
Tout comme la fréquence de la mémoire DDR4 passe de 2133 MHz à 3200 MHz (norme JEDEC), 4400 MHz n'est que le début de la DDR5. On s'attend à ce qu'il atteigne finalement environ 6400MHz.
En plus de la fréquence, la mémoire DDR5 est plus valorisée que sa grande capacité. , Permet l'ajout d'ECC interne pour la fabrication de particules de 32 Go et 16 Go.
La mémoire DDR5 suivra toujours la disposition des 288 broches, mais la conception spécifique sera certainement différente de la DDR4, et il y a deux canaux IO 32 bits indépendants, l'architecture globale sera très différente.
D'autres améliorations de la DDR5 incluront également: une meilleure utilisation des canaux, des régulateurs de tension intégrés, des modules haut de gamme pour prendre en charge la gestion de l'alimentation, et plus encore.
Cadence s'attend à ce que le premier système de mémoire DDR5 soit disponible en 2019 et devienne vite populaire, d'ici 2022, il atteindra environ 25% de taux de pénétration.
