14nmの上のインテル、他の半導体企業に追いつくために機会を出産するのが10nmプロセス、10nmのチップの導入は2019年前にすることができないので、サムスン、TSMCは、今年の競争インテル真のこのラウンドを生産プロセスを7nmでます失われたが、公式には繰り返し性能が7nmでホーム以外の独自の10nmのプロセスノードを、宣言している場合でも、優れたトランジスタ密度は無用です。7nmでノードに、TSMCは7nmでベガAMDの公式に加えて、すでに野心的で言及将来のアップグレードに5nmではさらに15％、20％少ない電力の性能を向上させることができた後にチップ、さらに50 7nmでTSMCシリコンチップを保持する複数の外側に、新しいプロセスは、35％または65％の低消費電力化することにより、パフォーマンスを向上させることができます。
、EEtimes今日は、TSMCの技術ロードマップは、当局は、全ての第1世代の7nmで工程上、今年生産するプロセスと将来7nmでの5nmでの詳細を発表しましたことを報告し、CPUに関連次々と、テープアウト50個の以上のチップがありますGPU、AIチップ、暗号解読チップ、ネットワーク、ゲーム、5G、オートパイロットチップなど
7nmでプロセスは、チップ密度がレベル3回に達し、35％の消費電力の65％削減のパフォーマンスを強化する - ここでは、オリジナルのテキストがされて比較することが誰に言及しなかったが、10nmであることができない、10nmのプロセスとTSMC公式サイトの結果は対照的です性能は20％向上し、消費電力は40％削減され、チップ密度は1.6倍になるため、今回の比較はおそらくTSMCの16nmプロセスです。
7nmで第一世代のプロセスは、EUVリソグラフィプロセスを使用していない、N7 +ノードは、EUVリソグラフィを過ごすことになりますが、製造プロセスが変更され、N7 +プロセスの性能が変化しない、10％の消費電力のトランジスタ密度約20％削減。
また、N7 +プロセス現在の歩留まりが良いですが、今年か来年初めの終わりにはいくつかの重要な要素は、おそらく8月まで待たなければならN7 + EDAツールの完全なプロセスを得るためにありますが。
初期7nmでプロセスと比較して7nmでの5nmの製造工程後のTSMCもリスクトライアル今年は、TSMCのプロセスは、おそらく長い、20％のエネルギー消費量を削減するために5nmであること、その後1.8倍高いトランジスタ密度で、パフォーマンスとして、15％増加すると予想されるが、可能な場合は新しい機器の使用が25％増加します。
これまでの計画では、TSMCの5nmプロセスは、インテルが7nmノードに突入する2020年に量産を開始する予定です。