ケイデンスは本日、技術と周波数の両面でDDR5の新しい進歩を発表しました.Cadence社は、DDR5メモリの世界的なリーダーとしての地位を確立しています。
現在、JEDECの標準化団体は次世代のDDR5メモリ仕様を研究しており、すでに暫定版があります.Cadenceは新しい仕様のための最初のDDR5 IP物理層インターフェイスチップを取り出しました。
テストチップはTSMCの7nmプロセスを使用して製造され、データレートは4400MT / sに達し、これは4400MHzまでの周波数で、市販のDDR4-3200よりも37.5％高速です。
ケイデンスのDDR5 PHY物理層の検証とコラボレーションをサポートするために、 Micron社はまた、DDR5メモリエンジニアリングプロトタイプの暫定版を同社に提供した。
これに先立ち、ラムバス社は7nmプロセスでのDDR5 IPについても言及しており、DDR5メモリは2020年までは市販されておらず、当初はサーバとデータセンターであり、消費者レベルはさらに低くなると予想されている。
AMDが現在のAM4インターフェイスは、新しいインターフェイスを置き換え、DDR5のサポートを追加する可能性が非常に高い2020年まで、それをサポートし続けると約束していることに言及する価値がある。
