Introducción: April 11, 2018, el Ministerio de Industria y Tecnología de la Información del Ministerio de Seguridad Pública y el Ministerio de Transporte emitido conjuntamente "en la emisión de" red inteligente que une las prácticas de gestión prueba de carretera coche (de prueba) "en el" camino para la red inteligente de automóviles de China que une La prueba proporcionó la base legal pertinente. Los tres ministerios también presentaron varias condiciones estrictas al tiempo que otorgaron las calificaciones de la red inteligente.
Lo cual, en el párrafo (d) del Artículo VII del Capítulo II punto de 'cuerpo de prueba, el piloto de pruebas y vehículos de prueba', los tres requisitos ministerios: un registro de estado del vehículo, almacenar y monitoreo en línea, en tiempo real de retorno después de la primera , 2, 3 de información, datos y automáticamente registrar y almacenar la siguiente información es por lo menos 90 segundos antes de que ocurra el accidente de vehículo o una condición de fallo, el almacenamiento de datos para al menos tres años:
1. El modo de control de vehículo; la posición 2. vehículo; 3. velocidad del vehículo, el estado de aceleración de movimiento; 4. Medio ambiente percepción y respuesta de estado; la iluminación del vehículo, la señal de estado en tiempo real; El caso exterior del vehículo 360 del monitor de vídeo; 7. control de voz y vídeo de los pilotos de pruebas de vehículos y reflejan el estado interactiva; instrucción de control remoto (si lo hay) del vehículo recibió; la condición de avería del vehículo (si lo hay).
Se puede observar, además de las anteriores condiciones fuera de una serie de requisitos funcionales, también en campos relacionados promoverá una serie de desarrollo de la comunicación de próxima generación, seguimiento, control y tecnología de almacenamiento de red inteligente que une los coches para las pruebas de carretera para la conexión de red inteligente El desarrollo de SoCs automotrices ofrece nuevas oportunidades de mercado.
funciones relacionadas con el diseño de FPGA incorporado (eFPGA) jugará un papel importante en este tipo de chip. Con el fin de cumplir con el exterior del vehículo como se ha mencionado en el artículo VI de la adquisición y procesamiento de datos de vigilancia de vídeo de 360 grados, utilizando eFPGA a chip tiene ventajas obvias como el mismo tiempo, proporcionar chip FPGA independiente y compañía de productos eFPGA IP, Achronix puede ayudar a los diseñadores SoC coches inteligentes para desarrollar y funciones relacionadas con la depuración en el chip FPGA, y después de aplicaciones de lotes de entrada al mercado sin cambios significativos en el diseño diseñar de inmediato la migración Para el SoC equipado con eFPGA.
¿Qué hay de apoyo eFPGA campo de 360 grados de vista del sistema de diseño embebido visual, por favor, lea Alok Sanghavi de Achronix Semiconductor, director de marketing de producto para el artículo, titulado 'El eFPGA campo visual de 360 grados de visión para el sistema de visión embebido'.
Aplicación de eFPGA en Embedded Vision Vision System de 360 grados
Autor: Alok Sanghavi, Achronix Semiconductor producto senior de marketing
Embedded 360 ° de campo visual de visión con una pluralidad de sistema de cámara de alta resolución ha entrado en una variedad de aplicaciones, tales como la fusión de la automoción sensor, videovigilancia, detección de objetivos y análisis de movimiento. En tales sistemas, una pluralidad de cámaras reales la secuencia de vídeo (hasta 6) se juntan por trama base, la distorsión y otra corrección de la imagen artefacto, la exposición y el ajuste de balance de blancos, y dinámica empalmado en una vista panorámica de 360 ° a 4K resolución y velocidad de fotogramas de 60 fps Salida, finalmente proyectada en un espacio de coordenadas esféricas.
Actualmente se utiliza para tales aplicaciones de alta resolución lente de la cámara de ojo de pez por lo general tiene un campo amplio ángulo de visión (FOV) mirando alrededor de uno de los sistemas más grande de la cámara cuellos de botella son: en tiempo real o desde la memoria externa para almacenar acceso múltiple entradas / leer y cámaras A continuación, los datos se procesan como un solo cuadro. El hardware debe estar dentro de un cuadro de retraso para completar el proceso de procesamiento entre los datos brutos entrantes del sensor y el video de salida cosido de la cámara de entrada.
plataforma de computación de alto rendimiento con la CPU ha sido hacia el uso de la FPGA coordinado con la dirección, para proporcionar la aceleración de hardware dedicado para tareas de procesamiento de imágenes en tiempo real. Esta configuración permite a la CPU para centrarse en particular los algoritmos complejos, en los que puede cambiar rápidamente entre las roscas y el contexto y las tareas repetitivas asignadas a una FPGA, para actuar como un motor de acelerador / coprocesador / descarga de hardware configurado incluso si la FPGA y la CPU se utiliza como dispositivos discretos, también pueden aumentar la eficiencia global del sistema, ya que estas técnicas no están en conflicto , pero te gusta ponerte guantes en las manos.
Por ejemplo, una imagen obtenida a partir de un objetivo ojo de pez sufren de una severa distorsión, la operación de empalme se basa por tanto en la generación de vídeo de múltiples cámaras es muy intensivo de cómputos tareas, la razón de ello es las operaciones de punto de píxeles. Esto requiere una gran cantidad de imágenes en tiempo real de costura y arquitectura de procesamiento altamente paralelo. Sin embargo, esta próxima generación de aplicaciones excede el FPGA puede continuar para seguir el rendimiento alcanzado, debido principalmente a la transferencia de datos de chip retrasado. esto a su vez afectará a la latencia global del sistema, la velocidad de producción y el rendimiento .
En un SoC puede ser añadido junto con la propiedad intelectual incrustado CPU eFPGA semiconductor (IP). En comparación con el chip FPGA y una CPU soluciones independientes, la estructura matriz FPGA incorporado tiene ventajas únicas, la principal ventaja reside en un mayor rendimiento. Un eFPGA amplia pueden estar conectadas por una interfaz paralela directamente a un ASIC (sin tampón I / O), el proporcionar mejorado significativamente el rendimiento, la latencia y un solo dígito para contar ciclos de reloj de procesamiento de imágenes en tiempo real de baja latencia es un proceso complejo La clave, como corregir la distorsión de la lente ojo de pez es un proceso de este tipo.
Usando Speedcore eFPGA IP, el cliente puede definir su lógica, la memoria y los requisitos de recursos de DSP, y luego Achronix puede configurar su IP para satisfacer sus necesidades. Las tablas de consulta (LUT), bloque de celdas de memoria RAM y bloque de unidad DSP64 pueden ser combinados como bloques de construcción, de Crea la mejor estructura programable para cualquier aplicación dada.
Además de la lógica estándar, la memoria, y el módulo de células DSP incorporado, el cliente también puede definir sus propios bloques funcionales Speedcore eFPGA dentro de la estructura. Integrados juntos por estos bloques funcionales y lógica personalizada estructura matriz de un bloque de construcción convencional puede ser añadido para optimizar Las características para reducir el área y mejorar el rendimiento de la aplicación de destino pueden mejorar en gran medida el rendimiento de eFPGA, especialmente para los algoritmos integrados de visión y procesamiento de imágenes.
Con un bloque de celdas personalizado para resolver con éxito el procesamiento de imágenes de alto rendimiento es un buen ejemplo en el logro de su aspecto una vez (YOLO), que usando una red neuronal, los más avanzados, en tiempo real los algoritmos de detección de objetos, excelente durante la primera etapa del método de mejora en gran medida el rendimiento del algoritmo depende de un gran número de multiplicador de la matriz, mientras que la ejecución FPGA, estos requieren el uso de un DSP y un módulo multiplicador RAM matriz se construye; YOLO más se necesita entre los módulos DSP y RAM buena configuración, y encontrar en una estructura típica matriz FPGA no coincidirá con el problema. Por ejemplo, FPGA estructura matriz puede proporcionar un 18 × 27 multiplican / acumular bloque de unidad y un bloque de células de memoria 32 × 128 DSP, pero esta vez puede ser la mejor solución con el bloque de unidad de 16 × 8 DSP 48 × 1024 RAM mediante la creación de mejores bloques de células modificadas para requisitos particulares de un DSP y una configuración de módulo de memoria RAM, el área de chip resultante utilizado Speedcore estructura matriz se reducirá 40% para lograr la misma funcionalidad y lograr un mayor nivel de rendimiento del sistema.
Incrustar una estructura de matriz FPGA en un SoC proporciona dos beneficios adicionales a nivel de sistema:
Menor consumo de energía - unos módulos eFPGA I programable / O circuito independiente medio chip FPGA del consumo total de energía, y puede ser conectado directamente a otros circuitos internos del SoC maestro, completamente sin gran tampón programable I / O .
Menor coste de sistema - desde eFPGA funciones sólo específicos, eFPGA mueren tamaño mucho más pequeño que un chip FPGA independiente equivalente, esto ya no es necesario porque tampones eFPGA I programable E / S y lógica de interfaz innecesario.
Con latencia ultrabaja y capacidades de procesamiento en tiempo real, los sistemas de visión basados en vistas de 360 ° se pueden implementar de manera efectiva. Los ecoreGA Speedcore con bloques personalizados se utilizan junto con una CPU en el mismo SoC host, lo que lo hace ideal para implementar funciones especializadas como la detección de objetivos. Y reconocimiento de imagen, distorsión y corrección de distorsión, y finalmente empalmar la imagen final. Integrado en la estructura de matriz SoC FPGA es un proceso de desarrollo natural de integración ultra profunda del sistema de la era de submicras.