Введение: 11 апреля 2018 года Министерство промышленности и информационных технологий, Министерство общественной безопасности и Министерство транспорта совместно выпустили «Уведомление о печати и распространении правил интеллектуальной проверки дорожного движения (Trial)» для Китайской интеллектуальной сети дорог Тест предоставил соответствующую правовую основу. Три министерства также выдвинули несколько строгих условий при предоставлении квалификации интеллектуальной сети.
Среди них, в седьмой статье «четвертая» точка «испытуемого, тестового водителя и испытательного транспортного средства», три министерства требуют: наличие записей о состоянии транспортного средства, хранения и онлайн-мониторинга, может пройти следующие первые , 2, 3 информации и автоматически записывать и хранить следующую информацию по крайней мере за 90 секунд до аварии или аварии транспортного средства, время хранения данных не менее 3 лет:
1. Режим управления транспортным средством 2. Положение транспортного средства 3. Скорость транспортного средства, ускорение и т. Д. 4. Экологическая осведомленность и состояние реагирования 5. Освещение транспортного средства, состояние сигнала в реальном времени 6. Внешний внешний вид автомобиля на 360 градусов; Отражать видеосигнал и голосовое сопровождение транспортного средства в тестовом драйвере и состояние взаимодействия с человеком и машиной; 8. Инструкции дистанционного управления (если таковые имеются), полученные транспортным средством; 9. Аварийные условия автомобиля (если есть).
Из вышесказанного видно, что в дополнение к функциональным требованиям для интеллектуальных сетевых транспортных средств, которые проводят дорожные испытания, вышеуказанные условия будут также способствовать развитию нескольких технологий нового поколения, таких как связь, мониторинг, контроль и хранение. Развитие автомобильных SoCs открывает новые рыночные возможности.
Встроенная FPGA (eFPGA) будет играть важную роль в чипе этого типа. Например, чтобы удовлетворить получение и обработку данных 360-градусного видеонаблюдения за пределами транспортного средства, упомянутого в статье 6, использование eFPGA для разработки связанных функциональных микросхем имеет очевидные преимущества. Как компания, которая предоставляет как автономные микросхемы FPGA, так и продукты eFPGA IP, Achronix может помочь разработчикам SoC для смарт-автомобилей сначала разрабатывать и отлаживать связанные функции на микросхеме FPGA, и без необходимости значительного изменения дизайна после того, как рынок переходит в пакетные приложения, немедленно пересадите дизайн. К SoC, оснащенному eFPGA.
Для того, как eFPGA поддерживает дизайн встроенных 360-градусных систем просмотра зрения, прочитайте статью Алока Сангхави, старшего менеджера по маркетингу продуктов в Achronix Semiconductor, под заголовком «Использование eFPGA во встроенных 360-градусных системах просмотра зрения».
Применение eFPGA в встроенной 360-градусной системе Vision Vision
Автор: Alok Sanghavi, Achronix Semiconductor менеджер по маркетингу старшего продукта
Встроенные 360 ° системы видения с несколькими камерами высокого разрешения вошли в различные приложения, такие как слияние автомобильных датчиков, видеонаблюдение, обнаружение цели, анализ движения и т. Д. В таких системах несколько камер реального времени Видеопотоки (до 6) объединяются вместе по кадру, обрабатываются для искажений и других корректировок артефактов изображения, корректируются для экспозиции и баланса белого, а затем динамически разбиваются на панорамный вид на 360 ° с разрешением 4 КБ и частотой кадров 60 кадров в секунду Выход, наконец, проецируется на сферическое координатное пространство.
Современные оптические линзы для глазных глаз с высоким разрешением, используемые в таких приложениях, как правило, имеют широкоугольное поле зрения (FOV). Одним из самых больших узких мест в системах камерного зрения является: хранение / чтение в режиме реального времени и доступ к нескольким входам камеры из внешней памяти Затем данные обрабатываются как один кадр. Аппаратное обеспечение должно находиться в пределах одной задержки кадра для завершения прогона обработки между вводом необработанных данных датчика, переданных из камеры, и сращиванием выходного видео.
Высокопроизводительные вычислительные платформы продвигаются к использованию ПЛИС в сочетании с процессорами для обеспечения специального аппаратного ускорения для задач обработки изображений в реальном времени. Эта конфигурация позволяет ЦП сосредоточиться на особенно сложных алгоритмах, где они могут быстро переключаться на потоки и контексты. , и назначать повторяющиеся задачи для ПЛИС, чтобы действовать как настраиваемый аппаратный ускоритель / сопроцессор / двигатель разгрузки. Даже если ПЛИС и ЦП используются в качестве дискретных устройств, система может повысить общую эффективность, поскольку эти технологии не сталкиваются , но, как положить перчатки на руки.
Например, изображение, полученное с помощью линзы с рыбий глаз, страдает от сильных искажений, поэтому операция сращивания, созданная на основе нескольких видео камер, является очень сложной вычислительной задачей, поскольку она является точечным пиксельным оператором. Для этого сращивания требуется большое количество изображений в реальном времени. Обработка и высокопараллельные архитектуры. Однако это приложение следующего поколения превышает производительность, которую могут продолжать выполнять ПЛИС, в основном из-за задержки данных пропускной способности чипа, что в свою очередь влияет на общую латентность, пропускную способность и производительность всей системы. ,
Добавьте интеллектуальную собственность eDPGA-полупроводника (IP), которая может быть встроена в CPU в SoC. По сравнению с автономным процессором FPGA и процессором, встроенная структура массивов FPGA имеет уникальные преимущества. Основным преимуществом является более высокая производительность. EFPGA можно подключать непосредственно к ASIC (без буферов ввода-вывода) через широкий параллельный интерфейс, обеспечивая значительно улучшенную пропускную способность и задержку, подсчитываемую в тактовых циклах с одной цифрой. Низкая латентность - это процесс обработки сложных изображений в реальном времени Ключом, таким как исправление искажения линзы с рыбий глаз, является такой процесс.
Благодаря Speedcore eFPGA IP клиенты могут определить свои потребности в логике, памяти и DSP-ресурсах, а затем Achronix может настроить свой IP-адрес для удовлетворения своих потребностей. Таблицы поиска (LUT), блоки блоков RAM и блоки блоков DSP64 могут быть объединены как строительные блоки. Создайте лучшую программируемую структуру для любого конкретного приложения.
В дополнение к модулям стандартной логики, встроенной памяти и модуля DSP клиенты могут определять свои собственные функциональные блоки в структуре eFPGA Speedcore. Добавляя эти настраиваемые функциональные блоки вместе с традиционными строительными блоками в структуру логических массивов, вы можете добавить оптимизацию. Возможности для уменьшения области и повышения производительности целевого приложения могут значительно повысить производительность eFPGA, особенно для встроенных алгоритмов визуализации и обработки изображений.
Использование пользовательских блоков ячеек для успешного решения высокопроизводительной обработки изображений является хорошим примером. Вы можете смотреть только один раз (YOLO). Этот современный алгоритм обнаружения объектов в реальном времени, который использует нейронные сети, может быть превосходным. Ранний метод значительно повысил производительность. Алгоритм опирается на большое количество матричных умножителей, и когда они реализованы в ПЛИС, эти матричные умножители должны быть построены с использованием модулей DSP и ОЗУ, а YOLO должен быть в основном между модулями DSP и RAM Хорошая конфигурация, существует проблема с несоответствием, обнаруженным в типичной структуре массива ПЛИС. Например, структура массива ПЛИС может обеспечить блок умножения / накопления 18 × 27 и блок 32 блока памяти DSP размером 32 × 128, Лучшим решением для этого может быть блок 16 × 8 DSP с ОЗУ 48 x 1024. Создав собственный блок для оптимальной конфигурации блока DSP и RAM, результирующая структура массива Speedcore будет использовать меньшую площадь чипа 40% для достижения такой же функциональности и достижения более высокого уровня производительности системы.
Внедрение структуры массивов ПЛИС в SoC обеспечивает два дополнительных преимущества на системном уровне:
Более низкое энергопотребление. Программируемые схемы ввода / вывода составляют половину общего энергопотребления отдельных микросхем FPGA, тогда как eFPGA может быть напрямую подключен к другим модулям на базе SoC, не требуя больших программируемых буферов ввода-вывода ,
Снижение стоимости системы. Поскольку eFPGA требует только определенных функций, размер матрицы eFPGA намного меньше, чем размер эквивалентной независимой микросхемы FPGA. Это связано с тем, что eFPGA больше не требует программируемого буфера ввода-вывода и ненужной логики интерфейса.
Благодаря сверхнизкой задержке и возможностям обработки в реальном времени системы видения, основанные на 360 °, могут быть эффективно реализованы. Speedcore eFPGA с пользовательскими блоками используется в сочетании с процессором в одном и том же основном контроллере SoC, что делает его идеальным для реализации специализированных функций, таких как обнаружение целей. И распознавание изображений, искажение и коррекция искажений, и, наконец, сплайсирование окончательного изображения. Встроенная в массив массивов SoP FPGA является естественным процессом разработки системы глубокой субмикронной эры.