مقدمه: 2018 آوریل 11، وزارت صنایع و فناوری اطلاعات، وزارت امنیت عمومی و وزارت حمل و نقل به طور مشترک صادر شده "در صدور" شبکه هوشمند ارتباط شیوه های مدیریت تست جاده خودرو (دادگاه) "در" برای شبکه هوشمند خودکار چین ارتباط جاده این تست پایه حقوقی قانونی را ارائه داد. سه وزارتخانه همچنین چندین شرایط سخت را مطرح نمودند، در حالی که مدارک شبکه های هوشمند را ارائه می دادند.
در میان آنها، در مقاله هفتم "نقطه چهارم" موضوع آزمایشی، راننده تست و خودرو آزمایشی، سه وزارتخانه نیاز دارند: داشتن پرونده وضعیت خودرو، ذخیره سازی و توابع نظارت آنلاین، و اولین ، 2، 3 مورد از اطلاعات، و به طور خودکار اطلاعات زیر را حداقل 90 ثانیه قبل از تصادف یا خرابی خودرو ثبت و ذخیره می کند. مدت زمان ذخیره سازی داده ها کمتر از 3 سال نیست:
1. نحوه کنترل خودرو، موقعیت 2. خودرو؛ 3. سرعت خودرو، دولت شتاب حرکت؛ 4. محیط زیست ادراک و پاسخ وضعیت؛ نورپردازی خودرو، زمان واقعی سیگنال وضعیت؛ مورد خودرو قسمت بیرونی 360 از مانیتور ویدئو؛ 7. 8. کنترل ویدئو و صدا در خودرو راننده تست و وضعیت تعامل انسان و ماشین؛ 8. دستورالعمل های کنترل از راه دور (در صورت وجود) دریافت شده توسط وسیله نقلیه؛ 9. شرایط گسل خودرو (در صورت وجود).
این دیده می شود، علاوه بر شرایط فوق خارج تعدادی از الزامات عملکردی، همچنین در زمینه های مرتبط خواهد شد تعدادی از ارتباطات نسل بعدی، نظارت، کنترل و فن آوری ذخیره سازی توسعه شبکه هوشمند ارتباط اتومبیل برای آزمایش جاده برای ارتباط شبکه هوشمند ترویج توسعه صنایع خودرو سازی فرصت های جدید بازار را فراهم می کند.
FPGA جاسازی شده (eFPGA) نقش مهمی در این نوع از تراشه که در ماده ششم از کسب و پردازش 360 درجه داده های نظارت تصویری اشاره شد، با استفاده از eFPGA به بازی. به منظور پاسخگویی به خارج از خودرو طراحی مربوط به تراشه توابع دارای مزایای آشکار به عنوان همان زمان ارائه تراشه FPGA مستقل و محصولات eFPGA IP شرکت، Achronix می تواند کمک به هوشمند طراحان SoC ماشین برای توسعه و توابع مربوط به اشکال زدایی در تراشه FPGA، و بعد برنامه های کاربردی دسته ای ورود به بازار بدون تغییر طراحی مهم بلافاصله مهاجرت طراحی مجهز eFPGA بر روی SOC.
چگونه در مورد پشتیبانی eFPGA درست 360 درجه نظر بصری سیستم طراحی و جاسازی شده، لطفا ALOK Sanghavi از Achronix نیمه هادی، مدیر ارشد بازاریابی محصولات برای مقاله، با عنوان "THE eFPGA درست 360 درجه دید را برای سیستم بینایی تعبیه شده.
EFPGA اعمال شده به میدان دید 360 درجه تعبیه شده سیستم بینایی
نویسنده: ALOK Sanghavi، Achronix نیمه هادی ارشد مدیر بازاریابی
جاسازی شده 360 درجه میدان دید نظر با تکثر سیستم دوربین با وضوح بالا وارد انواع برنامه های کاربردی، مانند همجوشی خودرو سنسور، نظارت تصویری، تشخیص هدف و تجزیه و تحلیل حرکت در چنین سیستم هایی، کثرت از دوربین های واقعی جریان ویدئو (تا 6) با هم در هر فریم را بر اساس، اعوجاج و دیگر اصلاح عکس مصنوع، قرار گرفتن در معرض و تنظیم تعادل رنگ سفید، و پویا متصل به یک نمای پانوراما 360 درجه به وضوح 4K و نرخ فریم از 60 فریم در ثانیه به ارمغان آورد خروجی، در نهایت بر روی یک کروی بینی هماهنگ فضا.
در حال حاضر برای چنین برنامه های کاربردی با وضوح بالا لنز دوربین ماهی چشم استفاده معمولا دارای یک میدان زاویه دید وسیع (FOV) نگاه کردن به اطراف یکی از بزرگترین سیستم تنگناها دوربین: زمان واقعی و یا از حافظه خارجی به فروشگاه / خواندن و دسترسی چندگانه ورودی دوربین داده ها، است که پس از پردازش به عنوان یک قاب تنها. سخت افزار نیاز به در تاخیر یک قاب می شود، پردازش ورودی است که در اجرا بین دوربین و ورودی متصل سنسور خام خروجی داده های ویدئویی به پایان رسید.
عملکرد بالا پلت فرم محاسبات با CPU به سمت استفاده از FPGA هماهنگ با جهت بوده است، به ارائه شتاب سخت افزاری اختصاصی برای زمان واقعی وظایف پردازش تصویر. این پیکربندی اجازه می دهد تا پردازنده به تمرکز بر روی به خصوص الگوریتم های پیچیده، جایی که آنها می توانند به سرعت بین موضوعات و زمینه را تغییر دهید و کارهای تکراری اختصاص یافته به یک FPGA، به عنوان یک سخت افزار موتور شتاب / پردازنده / خالی کردن پیکربندی حتی اگر FPGA و پردازنده به عنوان دستگاه های گسسته استفاده می شود، همچنین می توانید بازده کلی سیستم را افزایش می دهد عمل می کنند، از آنجا که این تکنیک را در تضاد نیست ، اما مانند دستکش دستکش.
به عنوان مثال، یک تصویر به دست آمده از یک لنز فیش آی از اعوجاج شدید رنج می برند، عملیات اتصال است در نتیجه در نسل دوربین های متعدد بر بسیار محاسبه فشرده وظایف، دلیلی برای آن عملیات نقطه پیکسل است. این نیاز به مقدار زیادی از زمان واقعی دوخت تصویر و معماری پردازش بسیار موازی. با این حال این نسل بعدی برنامه های بیش از FPGA توانید همچنان به دنبال عملکرد به دست آمده، عمدتا به دلیل تاخیر توان داده تراشه. این به نوبه خود تاخیر کلی سیستم، سرعت توان و عملکرد را تحت تاثیر قرار .
در یک SoC می تواند همراه با تعبیه شده نیمه هادی eFPGA CPU مالکیت معنوی (IP) اضافه شده است. در مقایسه با تراشه FPGA و پردازنده راه حل های مستقل، ساختار تعبیه شده آرایه FPGA دارای مزایای منحصر به فرد، مزیت اصلی در افزایش عملکرد نهفته است. یک eFPGA گسترده ای ممکن است توسط یک رابط موازی به طور مستقیم به ASIC (بدون I / O بافر)، ارائه قابل توجهی بهبود یافته عملیاتی، زمان تاخیر و تک رقمی برای شمارش پالس ساعت از زمان تاخیر کم در زمان واقعی پردازش تصویر متصل یک فرایند پیچیده است کلید، برای مثال، برای اصلاح پردازش چنین فیش آی اعوجاج لنز.
با استفاده از اسپید کور eFPGA IP، مشتری ممکن است منطق، حافظه، و منابع مورد نیاز DSP خود را تعریف، و سپس Achronix می توانید پیکربندی IP خود را به رفع نیازهای خود. جداول مراجعه (LUTS)، بلوک سلول رم و بلوک واحد DSP64 ممکن است مانند بلوک های ساختمان، از ترکیب ایجاد بهترین ساختار قابل برنامه ریزی برای هر برنامه داده شده.
علاوه بر منطق استاندارد، حافظه، و DSP تعبیه شده ماژول سلول، مشتری می تواند همچنین بلوک های عملکردی خود را اسپید کور eFPGA درون ساختار با هم توسط این بلوک کاربردی و منطق سفارشی ساختار آرایه از یک بلوک ساختمان معمولی را تعریف کنیم. مجتمع می تواند اضافه شود برای بهینه سازی ویژگی های کاهش سطح و بهبود عملکرد برنامه هدف می تواند عملکرد eFPGA را به خصوص برای دیدگاه های تعبیه شده و الگوریتم های پردازش تصویر بهبود بخشد.
با یک بلوک سلول های سفارشی را به موفقیت حل های پردازش تصویر با عملکرد بالا یک مثال خوب در دستیابی به نگاه خود را یک بار (YOLO) که با استفاده از یک شبکه عصبی، پیشرفته ترین، زمان واقعی الگوریتم های تشخیص شی، بسیار عالی است در طول مراحل اولیه این روش تا حد زیادی بهبود عملکرد الگوریتم بستگی به تعداد زیادی از ضرب ماتریس، در حالی که پیاده سازی FPGA، این نیاز به استفاده از یک DSP و یک ماتریس ماژول چند برابر رم ساخته شده است. YOLO بین DSP و رم ماژول های مورد نیاز پیکربندی خوب، و در یک ساختار آرایه FPGA به طور معمول مشکل مطابقت ندارد پیدا شده است. به عنوان مثال، FPGA ساختار آرایه ممکن است ارائه 18 × 27 ضرب / تجمع بلوک واحد و یک بلوک از سلول رم 32 × 128 DSP، اما این بار بهترین راه حل برای این ممکن است یک بلوک DSP 16 × 8 با RAM 48 × 1024 باشد. با ایجاد یک بلوک سفارشی برای پیکربندی بلوک DSP و RAM بهینه، ساختار آرایه Speedcore از سطح تراشه کمتر استفاده خواهد کرد 40٪ برای رسیدن به همان عملکرد و دستیابی به سطح بالاتری از عملکرد سیستم.
جابجایی ساختار آرایه FPGA در SoC دو مزیت دیگر سیستم را فراهم می کند:
مصرف توان پایین تر - من برنامه ریزی / O مدار مستقل نیمه تراشه FPGA از کل مصرف برق، و یک ماژول eFPGA ممکن است به طور مستقیم به دیگر مدارهای داخلی از SOC کارشناسی ارشد، کامل و بدون برنامه ریزی I / O بافر بزرگ متصل .
هزینه های سیستم پایین تر - از سال eFPGA توابع تنها خاص، eFPGA اندازه بسیار کوچکتر از یک تراشه FPGA مستقل معادل می میرند، این است که دیگر لازم به دلیل eFPGA من برنامه ریزی / O بافر و منطق رابط های غیر ضروری.
و با استفاده از زمان تاخیر پردازش فوق العاده کم در زمان واقعی، به طور موثر می تواند دستیابی به سیستم بینایی بر اساس 360 درجه میدان دید، اسپید کور eFPGA واحد سفارشی سازی داشتن یک بلوک با CPU استاد همان در رابطه با SoC با، بسیار مناسب است برای دستیابی به توابع خاص، مانند تشخیص هدف و تشخیص تصویر، تغییر شکل و اصلاح اعوجاج، و در نهایت با هم تصویر نهایی دوخته شده است. ساختار آرایه FPGA در این SoC تعبیه شده است VDSM دوران یکپارچه سازی سیستم یک دوره طبیعی است.