Introdução: 11 de abril de 2018, o Ministério da Indústria e Tecnologia da Informação, Ministério da Segurança Pública e do Ministério dos Transportes, emitido em conjunto "sobre a emissão de" rede inteligente que liga as práticas de gestão de teste de estrada carro (Trial) "na" estrada para a ligação de rede inteligente de automóveis da China O teste forneceu a base legal relevante, os três ministérios também propuseram várias condições estritas, ao mesmo tempo em que garantiam as qualificações da rede inteligente.
Que, no parágrafo (d) do artigo VII do Capítulo II ponto 'corpo de teste, piloto de testes e veículos de teste', os três requisitos ministérios: um registro do estado do veículo, loja e monitoramento on-line, o retorno em tempo real após a primeira , 2, 3 itens de informação, e automaticamente gravar e armazenar as seguintes informações, pelo menos, 90 segundos antes do acidente ou falha do veículo.O tempo de armazenamento de dados não é inferior a 3 anos:
1. O modo de controle do veículo; posição 2. veículo; 3. velocidade do veículo, o estado aceleração do movimento; 4. Ambiente percepção e resposta estatuto; A iluminação do veículo, sinal de status em tempo real; O caso do veículo exterior 360 do monitor de vídeo; 7. vídeo e monitoramento de voz pilotos de testes de veículos e refletir estado interativo; instrução de controle remoto (se houver), o veículo recebeu; a condição de falha do veículo (se houver).
Pode ser visto, além das condições acima fora de uma série de requisitos funcionais, também em domínios relacionados irá promover uma série de comunicação de próxima geração, monitoramento, controle e tecnologia de armazenamento de desenvolvimento de rede inteligente que liga carros para testes de estrada para a ligação de rede inteligente O desenvolvimento de SoCs automotivos oferece novas oportunidades de mercado.
chip de funções FPGA incorporado (eFPGA) irá desempenhar um papel importante neste tipo de chip. A fim de atender fora do veículo como mencionado no artigo VI da aquisição e processamento de dados de vigilância de vídeo de 360 graus, utilizando eFPGA para projetar relacionadas com a tem vantagens óbvias como ao mesmo tempo fornecer chips FPGA independente e empresa de produtos eFPGA IP, Achronix pode ajudar os designers carro SoC inteligentes para desenvolver e funções relacionadas depuração no chip FPGA, e depois de aplicações batch entrada no mercado sem alterações de design significativas projetar imediatamente migração Para o SoC equipado com eFPGA.
Como cerca de eFPGA suporte de campo de 360 graus de vista do sistema design integrado visual, por favor leia Alok Sanghavi de Achronix Semiconductor, gerente sênior de marketing de produto para o artigo, intitulado 'O eFPGA campo de 360 graus de vista para o sistema de visão embutido'.
Aplicação de eFPGA no sistema Vision Vision integrado de 360 graus
Autor: Alok Sanghavi, Achronix Semiconductor gerente de marketing de produto sênior
Incorporado 360 ° campo de vista visual com uma pluralidade de sistema de câmara de alta resolução entrou numa variedade de aplicações, tais como a fusão automóvel sensor de vigilância de vídeo, detecção de alvo e de análise de movimento. Em tais sistemas, uma pluralidade de câmaras reais o fluxo de vídeo (até 6) são reunidos por quadro base, e distorção outra correcção imagem artefacto, exposição e ajuste do equilíbrio de branco, e dinâmico, dividida em uma vista panorâmica de 360 ° a 4K resolução e taxa de quadros de 60 fps Saída, finalmente projetada em um espaço de coordenadas esféricas.
Atualmente usado para tais aplicações de alta resolução lente da câmera olho de peixe geralmente tem um campo amplo ângulo de visão (FOV) olhar em volta um do maior sistema de estrangulamento da câmara são: em tempo real ou a partir da memória externa para armazenar / ler e acesso múltiplo entradas de câmara Os dados são então processados como um quadro único.O hardware precisa estar dentro de um atraso de quadro para concluir a execução de processamento entre a entrada dos dados brutos do sensor transmitidos da câmera e a junção do vídeo de saída.
plataforma de computação de alto desempenho com o CPU foi em direção ao uso do FPGA coordenada com a direção, para fornecer aceleração de hardware dedicado para tarefas de processamento de imagem em tempo real. Esta configuração permite que a CPU se concentrar em particular algoritmos complexos, onde podem alternar rapidamente entre fios e contexto e tarefas repetitivas atribuídos a um FPGA, para atuar como um motor de acelerador / co-processador / descarga hardware configurado mesmo se o FPGA e CPU usado como dispositivos discretos, também pode aumentar a eficiência global do sistema, uma vez que estas técnicas não entram em conflito mas como colocar luvas nas mãos.
Por exemplo, uma imagem obtida a partir de uma lente olho de peixe sofrem de graves distorções, a operação de splicing é, portanto, baseado na geração de vídeo de múltiplas câmeras é altamente computação intensiva tarefas, a razão para isso é que as operações de pixel ponto. Isso requer um monte de imagem em tempo real costura e arquitectura de processamento altamente paralelo. no entanto, esta nova geração de aplicações excede o FPGA pode continuar a seguir o desempenho conseguido, principalmente devido à taxa de transferência de dados do chip retardada. isto por sua vez irá afectar a latência global do sistema, a velocidade de produção e desempenho .
Em um SoC pode ser adicionado em conjunto com a propriedade intelectual incorporado eFPGA CPU semicondutor (IP). Em comparação com o chip FPGA e uma CPU soluções independentes, a estrutura de matriz FPGA incorporado possui vantagens únicas, a vantagem principal reside no aumento do desempenho. Um O eFPGA pode ser conectado diretamente a um ASIC (sem buffers de E / S) por meio de uma ampla interface paralela, fornecendo throughput e latência significativamente melhorados, contados em ciclos de clock de um dígito.A baixa latência é um processo complexo de processamento em tempo real da imagem. A chave, como corrigir a distorção da lente olho de peixe é tal processo.
Usando Speedcore eFPGA IP, o cliente pode definir sua lógica, memória e requisitos de recursos DSP, então Achronix pode configurar seu IP para satisfazer as suas necessidades. Tabelas de pesquisa (LUTS), bloco de celas RAM e bloco unidade DSP64 podem ser combinados como blocos de construção, de Crie a melhor estrutura programável para qualquer aplicação.
Além da lógica padrão, memória e módulo de célula DSP incorporado, o cliente também pode definir seus próprios blocos funcionais Speedcore eFPGA dentro da estrutura. Integrado em conjunto por estes blocos funcionais e estrutura de array lógica personalizada de um bloco de construção convencional pode ser adicionado para otimizar Os recursos para reduzir a área e melhorar o desempenho do aplicativo de destino podem melhorar muito o desempenho do eFPGA, especialmente para algoritmos de visão incorporada e processamento de imagens.
Com um bloco de célula personalizado para resolver com sucesso o processamento de imagem de alto desempenho é um bom exemplo para alcançar seu olhar uma vez (YOLO) que utiliza uma rede neural, os mais avançados, em tempo real algoritmos de detecção de objeto, excelente durante a fase inicial do método melhora significativamente o desempenho do algoritmo depende de um grande número de multiplicador matriz, durante a execução do FPGA, estes exigem o uso de um DSP e um módulo multiplicador RAM matriz é construída; YOLO mais necessária entre os módulos DSP e RAM boa configuração, e encontrado a uma estrutura típica matriz FPGA não vai coincidir com o problema. Por exemplo, a estrutura de matriz pode proporcionar um FPGA 18 × 27 multiplicam / acumular bloco de unidades e um bloco de células de RAM 32 × 128 DSP, mas desta vez pode ser a melhor solução com bloco de unidades 16 × 48 × 8 DSP 1024 RAM criando melhores blocos de células personalizados de um DSP e um módulo de configuração de RAM, a área de pastilha resultante utilizado Speedcore estrutura matriz será reduzida 40% para alcançar a mesma funcionalidade e atingir um nível mais alto de desempenho do sistema.
Incorporar uma estrutura de matriz FPGA em um SoC fornece dois benefícios adicionais no nível do sistema:
Menor consumo de energia - um módulo eFPGA programável circuito I / O meia chip FPGA independente do consumo total de energia, e pode ser ligado directamente a outros circuitos internos do SoC mestre, completamente sem grande tampão de I / O programável .
Menor custo do sistema - desde funções só específicas eFPGA, eFPGA morrer tamanho muito menor do que um chip FPGA independente equivalente, isso não é mais necessário porque buffers eFPGA I / O programável e lógica de interface desnecessário.
Com os recursos de latência ultrabaixa e processamento em tempo real, os sistemas de visão baseados em visualizações de 360 ° podem ser implementados com eficiência O Speedcore eFPGA com blocos personalizados é usado em conjunto com uma CPU no mesmo host SoC, tornando-a ideal para implementar funções especializadas como detecção de alvos. E o reconhecimento de imagem, distorção e correção de distorção e, finalmente, unir a imagem final.Instruído na estrutura de matriz SoC FPGA é um processo de desenvolvimento natural de integração de sistema de era submicron ultra-profunda.