Introduzione: L'11 aprile 2018, il Ministero dell'Industria e dell'Information Technology, il Ministero della Pubblica Sicurezza e il Ministero dei Trasporti hanno emesso congiuntamente la "Comunicazione sulla stampa e la distribuzione dei Regolamenti intelligenti di gestione dei test su strada per veicoli intelligenti" per China's Intelligent Network Road Il test ha fornito la base giuridica pertinente, i tre ministeri hanno anche presentato alcune condizioni rigorose pur garantendo le qualifiche della rete intelligente.
Tra questi, nel settimo articolo 'quarto' punto di 'soggetto di prova, collaudatore e veicolo di prova', i tre ministeri richiedono: Avere le registrazioni dello stato del veicolo, la memorizzazione e le funzioni di monitoraggio online, possono passare prima le seguenti 2, 3 elementi di informazione, e registra e memorizza automaticamente le seguenti informazioni almeno 90 secondi prima che si verifichi l'incidente o il guasto del veicolo.Il tempo di memorizzazione dei dati non è inferiore a 3 anni:
1. Modalità di controllo del veicolo, 2. Posizione del veicolo, 3. Velocità del veicolo, accelerazione e altri stati di movimento, 4. Stato di percezione e risposta dell'ambiente 5. Illuminazione del veicolo, stato del segnale in tempo reale 6. Monitoraggio del veicolo a 360 gradi video esterno; Rappresenta il monitoraggio di video e voce all'interno del veicolo del driver di prova e lo stato di interazione uomo-macchina, 8. Comandi di controllo remoto (se presenti) ricevuti dal veicolo, 9. Condizioni di guasto del veicolo (se presenti).
Da quanto sopra esposto si evince che oltre ai requisiti funzionali per i veicoli intelligenti in rete che eseguono test su strada, le suddette condizioni promuoveranno anche lo sviluppo di diverse tecnologie di nuova generazione come comunicazioni, monitoraggio, controllo e archiviazione. Lo sviluppo dei SoC automobilistici offre nuove opportunità di mercato.
FPGA incorporato (eFPGA) giocherà un ruolo importante in questo tipo di chip. Al fine di soddisfare all'esterno del veicolo, come indicato nell'articolo VI di acquisizione ed elaborazione dei dati di videosorveglianza a 360 gradi, utilizzando eFPGA progettare correlati circuito integrato funzioni ha evidenti vantaggi come lo stesso tempo fornire di chip FPGA indipendenti e società di prodotti eFPGA IP, Achronix può aiutare i progettisti intelligenti auto SoC per sviluppare e funzioni relative di debug sul chip FPGA, e dopo applicazioni batch di ingresso sul mercato, senza significative modifiche di progettazione immediatamente progettare la migrazione Al SoC equipaggiato con eFPGA.
Che ne dite di supporto eFPGA campo a 360 gradi di vista di sistema progettazione embedded visivo, si prega di leggere Alok Sanghavi di Achronix Semiconductor, Senior product marketing manager per l'articolo, dal titolo 'The eFPGA campo a 360 gradi di vista per il sistema di visione embedded'.
Applicazione di eFPGA in Embedded 360 Vision Vision Vision System
Autore: Alok Sanghavi, Achronix Semiconductor senior product marketing manager
Incorporato 360 ° campo visivo di vista di una pluralità di sistema di telecamere ad alta risoluzione è entrata in una varietà di applicazioni, quali automotive fusione sensoriale, videosorveglianza, rilevamento di target e analisi del movimento. In tali sistemi, una pluralità di telecamere reali il flusso video (fino a 6) si riuniscano per frame base, distorsione e altri correzione dell'immagine artefatto, esposizione e bilanciamento del bianco, e dinamico impiombato in una panoramica a 360 ° a 4K risoluzione e frame rate di 60 fps Uscita, finalmente proiettata su uno spazio di coordinate sferiche.
Attualmente utilizzato per alta risoluzione obiettivo della fotocamera fish-eye tali applicazioni di solito ha un ampio campo angolo di visione (FOV) alla ricerca intorno a una delle più grandi del sistema i colli di bottiglia della macchina fotografica sono: in tempo reale o dalla memoria esterna per memorizzare leggere e accesso multiplo ingressi / telecamera I dati vengono quindi elaborati come un singolo frame L'hardware deve essere entro un frame delay per completare l'elaborazione tra i dati del sensore raw in entrata e il video di output cucito della telecamera di input.
piattaforma di calcolo ad alte prestazioni con la CPU è stata verso l'uso della FPGA coordinato con la direzione, per fornire l'accelerazione hardware dedicato per compiti di elaborazione delle immagini in tempo reale. Questa configurazione permette alla CPU di concentrarsi su particolarmente complessi algoritmi, dove possono passare rapidamente tra filati e contesto e ripetitive assegnati a un FPGA, di agire come un motore hardware acceleratore / coprocessore / scarico configurato anche se il FPGA e CPU utilizzata come dispositivi discreti, possono anche aumentare l'efficienza complessiva del sistema, dal momento che queste tecniche non sono in conflitto , ma come mettere i guanti sulle tue mani.
Ad esempio, un'immagine ottenuta da una lente fisheye soffre di grave distorsione, l'operazione di giunzione si basa quindi su multipli generazione videocamera è altamente elaborazione intensiva compiti, la ragione è le operazioni punto di pixel. Ciò richiede un sacco di cuciture immagine in tempo reale e architettura di elaborazione altamente parallelo. Tuttavia, questa nuova generazione di applicazioni supera il FPGA può continuare a seguire le prestazioni ottenute, principalmente a causa della velocità di trasmissione dati di chip ritardato. questo a sua volta influenzare la latenza complessiva del sistema, la velocità effettiva e prestazioni .
In un SoC possono essere aggiunti insieme alla proprietà intellettuale incorporato eFPGA CPU semiconduttore (IP). Rispetto il chip FPGA e una CPU soluzioni indipendenti, struttura incorporata matrice FPGA ha vantaggi unici, il vantaggio principale consiste in un aumento delle prestazioni. A eFPGA ampia può essere collegato tramite un'interfaccia parallela direttamente ad un ASIC (senza buffer di I / O), il che fornisce migliorato significativamente il throughput, latenza e singole cifre per contare i cicli di clock di elaborazione in tempo reale di immagini a bassa latenza è un processo complesso la chiave, per esempio, per correggere tale distorsione della lente fisheye elaborazione.
Utilizzando Speedcore eFPGA IP, il cliente può definire la sua logica, memoria e requisiti delle risorse DSP, poi Achronix può configurare il suo IP per soddisfare le loro esigenze. Le tabelle di ricerca (LUT), blocco di celle RAM e blocco di unità DSP64 possono essere combinati come la costruzione di blocchi, di qualsiasi applicazione per creare la migliore struttura programmabile.
Oltre alla logica standard, memoria, e modulo di celle DSP incorporato, il cliente può anche definire i propri blocchi funzionali Speedcore eFPGA all'interno della struttura. Integrated insieme da questi blocchi funzionali e logica personalizzata struttura a matrice di un blocco di costruzione convenzionale può essere aggiunto per ottimizzare Le funzionalità per ridurre l'area e migliorare le prestazioni dell'applicazione di destinazione possono migliorare notevolmente le prestazioni di eFPGA, in particolare per gli algoritmi di visione incorporata e di elaborazione delle immagini.
L'utilizzo di blocchi di celle personalizzati per risolvere con successo l'elaborazione di immagini ad alte prestazioni è un buon esempio: si può guardare solo una volta (YOLO). Questo tipo di algoritmo di rilevamento oggettuale in tempo reale che utilizza reti neurali può essere eccellente. durante la prima fase del metodo migliora notevolmente le prestazioni dell'algoritmo dipende da un gran numero di moltiplicatore matrice, mentre FPGA attuazione, questi richiedono l'uso di un DSP ed un modulo moltiplicatore RAM matrice è costruito; YOLO più necessaria tra i moduli DSP e RAM Buona configurazione, c'è un problema con la mancata corrispondenza riscontrata in una tipica struttura di array FPGA.Ad esempio, la struttura dell'array FPGA può fornire blocchi unità multiplo / accumulo 18 × 27 e blocco DSP 32 × 128 RAM, La soluzione migliore potrebbe essere un blocco DSP 16 x 8 con 48 x 1024 RAM. Creando un blocco personalizzato per la configurazione ottimale dei blocchi DSP e RAM, la struttura dell'array Speedcore risultante utilizzerà un'area di chip inferiore 40% per ottenere la stessa funzionalità e ottenere un livello più alto di prestazioni del sistema.
L'incorporamento di una struttura di array FPGA in un SoC offre due ulteriori vantaggi a livello di sistema:
Basso consumo di potenza - a moduli eFPGA I / O programmabile circuito indipendente FPGA metà del consumo energetico totale, e può essere collegato direttamente ad altri circuiti interni del master SoC, completamente senza buffer grande programmabile I / O .
Basso costo del sistema - dal eFPGA solo funzioni specifiche, eFPGA muoiono dimensione molto più piccola di un chip FPGA indipendente equivalente, questo non è più necessario poiché buffer eFPGA I / O programmabile e logica di interfaccia inutili.
Grazie alla bassissima latenza e alle capacità di elaborazione in tempo reale, i sistemi di visione basati su viste a 360 ° possono essere implementati in modo efficace Speedcore eFPGA con blocchi personalizzati vengono utilizzati in combinazione con una CPU nello stesso SoC host, rendendolo ideale per l'implementazione di funzioni specializzate come il rilevamento del target. Riconoscimento dell'immagine, correzione della distorsione e della distorsione e infine unione dell'immagine finale Incorporato nella struttura di array SoC FPGA è un processo di sviluppo naturale di integrazione del sistema di era submicronica ultra-profonda.