Introduction: Le 11 avril 2018, le ministère de l'Industrie et des Technologies de l'information, le ministère de la Sécurité publique et le ministère des Transports publient conjointement un «Avis sur l'impression et la distribution du règlement sur la gestion des essais routiers intelligents». Le test a fourni la base juridique pertinente et les trois ministères ont également mis en avant plusieurs conditions strictes tout en accordant la qualification du réseau intelligent pour rejoindre la route.
Parmi eux, dans le septième article «quatrième» point de «sujet de test, pilote d'essai et véhicule d'essai», les trois ministères exigent: Ayant l'enregistrement du statut du véhicule, le stockage et les fonctions de surveillance en ligne, peuvent passer , 2, 3 éléments d'information, et automatiquement enregistrer et stocker les informations suivantes au moins 90 secondes avant l'accident ou la défaillance du véhicule, le temps de stockage de données est pas moins de 3 ans:
1. Mode de contrôle du véhicule 2. Position du véhicule 3. Vitesse du véhicule, accélération et autres états de mouvement 4. Perception de l'environnement et état de réponse 5. Éclairage du véhicule, état du signal en temps réel 6. Surveillance vidéo externe à 360 degrés du véhicule; Refléter la surveillance vidéo et vocale embarquée du pilote d'essai et l'état d'interaction homme-machine 8. Les instructions de commande à distance (le cas échéant) reçues par le véhicule 9. Les conditions de défaillance du véhicule (le cas échéant).
Il ressort de ce qui précède qu'en plus des exigences fonctionnelles applicables aux véhicules en réseau intelligents effectuant des essais routiers, les conditions ci-dessus favoriseront également le développement de plusieurs technologies de nouvelle génération telles que les communications, la surveillance, le contrôle et le stockage. Le développement des SoC automobiles offre de nouvelles opportunités de marché.
Intégré FPGA (eFPGA) jouera un rôle important dans ce type de puce. Afin de répondre à l'extérieur du véhicule tel que mentionné à l'article VI de l'acquisition et de traitement des données de surveillance vidéo à 360 degrés, en utilisant eFPGA à puce fonctions liées à la conception présente des avantages évidents comme en même temps fournir puce indépendante FPGA et société de produits eFPGA IP, Achronix peut aider à puce aux concepteurs de SoC de voiture pour développer et déboguer les fonctions liées à la puce FPGA, et après des applications de traitement par lots d'entrée sur le marché sans modifications de conception importantes conception immédiatement la migration Au SoC équipé d'eFPGA.
Que diriez-vous un soutien eFPGA terrain à 360 degrés de vue système de conception visuelle intégrée, s'il vous plaît lire Alok Sanghavi de Achronix Semiconductor, directeur senior du marketing produit pour l'article intitulé « Le eFPGA champ de 360 degrés de vue pour le système de vision embarqué ».
EFPGA appliquée au champ de vision de 360 degrés intégré système de vision
Auteur: Alok Sanghavi, Achronix directeur marketing produit senior Semiconductor
Embarqué champ visuel de 360 ° de vue d'une pluralité de système de caméra à haute résolution est entré dans une variété d'applications, telles que la fusion de capteur automobile, la surveillance vidéo, la détection de cibles et d'analyse de mouvement. Dans de tels systèmes, une pluralité de caméras réelles le flux vidéo (jusqu'à 6) sont réunis par image base, la distorsion et d'autres correction d'artefacts d'image, l'exposition et le réglage de la balance des blancs et dynamique épissé dans une résolution vue panoramique à 360 ° à 4K et la cadence de 60 images par seconde sortie, en fin de compte projetée sur un espace de coordonnées sphériques.
Actuellement utilisé pour ces applications objectif de la caméra des yeux de poissons à haute résolution a généralement un champ grand angle de vue (FOV) regardant autour de l'un des plus grand système de caméra de goulots d'étranglement sont les suivants: en temps réel ou de la mémoire externe pour stocker / lecture et d'accès multiples entrées caméra des données, qui est ensuite traitée comme une trame unique. matériel doit être à retard d'une trame, le traitement d'entrée est terminée dans l'essai entre la caméra et la vidéo de sortie de données de capteur brut épissé entrant.
plate-forme informatique de haute performance avec la CPU a été vers l'utilisation du FPGA coordonnée avec la direction, pour fournir l'accélération matérielle dédiée pour les tâches de traitement d'image en temps réel. Cette configuration permet au processeur de se concentrer sur des algorithmes particulièrement complexes, où ils peuvent basculer rapidement entre les fils et le contexte et les tâches répétitives assignées à un FPGA, d'agir comme un moteur accélérateur matériel / coprocesseur / déchargement configuré même si le FPGA et CPU utilisés comme dispositifs discrets, peuvent également augmenter l'efficacité globale du système, étant donné que ces techniques ne sont pas incompatibles , mais comme mettre des gants sur vos mains.
Par exemple, une image obtenue à partir d'un objectif fisheye souffrent de graves distorsions, l'opération de raccordement repose donc sur plusieurs génération vidéo de la caméra est de calcul intensif très tâches, la raison de ce sont les opérations de pixels de points. Cela nécessite beaucoup de couture d'image en temps réel et l'architecture de traitement hautement parallèle. Cependant, cette nouvelle génération d'applications dépasse le FPGA peut continuer à suivre les performances réalisées, principalement en raison du débit de données à puce retardée. à son tour, aura une incidence sur le temps d'attente globale du système, la vitesse débit et les performances .
Dans un SoC peut être ajouté en même temps que la propriété intellectuelle des semi-conducteurs de eFPGA CPU intégré (IP). Par rapport à la puce FPGA et une unité centrale de traitement de solutions indépendantes, structure de réseau de FPGA intégré présente des avantages uniques, le principal avantage réside dans la performance accrue. A eFPGA large peut être relié par une interface parallèle directement à un ASIC (pas d'E / tampon de O), la fourniture débit nettement améliorée, la latence et un seul chiffre pour compter des cycles d'horloge de traitement d'image en temps réel à faible latence est un processus complexe La clé, telle que la correction de la distorsion de l'objectif fisheye est un tel processus.
En utilisant Speedcore eFPGA IP, le client peut définir sa logique, la mémoire, et les besoins en ressources DSP, puis Achronix peut configurer son adresse IP pour répondre à leurs besoins. Tables de consultation (LUT), bloc de cellules RAM et bloc d'unité de DSP64 peut être combiné comme des blocs de construction, de Créez la meilleure structure programmable pour n'importe quelle application.
En plus de la logique standard, de la mémoire embarquée et des modules DSP, les clients peuvent définir leurs propres blocs fonctionnels dans la structure Speedcore eFPGA En ajoutant ces blocs fonctionnels personnalisés aux blocs de construction traditionnels dans la structure logique, vous pouvez ajouter des optimisations. Les fonctionnalités permettant de réduire la surface et d'améliorer les performances de l'application cible peuvent grandement améliorer les performances de l'eFPGA, en particulier pour les algorithmes de vision intégrée et de traitement d'image.
L'utilisation de blocs de cellules personnalisés pour résoudre le problème du traitement d'image haute performance est un bon exemple (YOLO) Ce type d'algorithme de détection d'objets en temps réel utilisant des réseaux de neurones peut être excellent. L'algorithme repose sur un grand nombre de multiplicateurs matriciels et, lorsqu'ils sont implémentés dans un FPGA, ces multiplicateurs matriciels doivent être construits en utilisant des modules DSP et RAM, le YOLO ayant le plus besoin entre les modules DSP et RAM. Bonne configuration, il y a un problème avec la discordance trouvée dans une structure de réseau FPGA typique Par exemple, la structure de réseau FPGA peut fournir 18 x 27 blocs d'unités de multiplication / accumulation et 32 x 128 blocs DSP de RAM, La meilleure solution pour ceci peut être un bloc DSP 16 x 8 avec 48 x 1024 RAM En créant un bloc personnalisé pour une configuration optimale de blocs DSP et RAM, la structure de réseau Speedcore résultante utilisera moins de surface de puce 40% pour atteindre la même fonctionnalité et atteindre un niveau plus élevé de performance du système.
L'incorporation d'une structure de réseau FPGA dans un SoC offre deux avantages supplémentaires au niveau du système:
Faible consommation d'énergie - Les circuits d'E / S programmables représentent la moitié de la consommation électrique totale de la puce FPGA et un eFPGA peut être directement connecté aux autres modules du SoC hôte, éliminant le besoin de grands tampons d'E / S programmables .
Réduction du coût du système - Comme l'eFPGA n'a besoin que de fonctions spécifiques, la taille de l'eFPGA est beaucoup plus petite que celle de la puce FPGA indépendante équivalente, car l'eFPGA ne nécessite plus de mémoire tampon d'E / S programmable et de logique d'interface inutile.
Grâce aux capacités de traitement en temps réel et de latence ultra faible, des systèmes de vision basés sur des vues à 360 ° peuvent être implémentés efficacement Les Speedcore eFPGA avec blocs personnalisés sont utilisés conjointement avec un CPU dans le même SoC hôte, ce qui le rend idéal pour la détection de cibles. La reconnaissance d'image, la distorsion et la correction de la distorsion, et finalement l'assemblage de l'image finale, sont intégrés dans la structure du réseau SoC FPGA et constituent un processus de développement naturel de l'intégration ultra-profonde de l'ère submicronique.