Intégration d'une instruction Open Source Potentiel à long terme | Nouvelle architecture Crystal Core dans RISC-V

Crystal Heart a annoncé le lancement d'une nouvelle génération d'architecture de processeur AndeStar V5, qui prend en charge ainsi que l'industrie des processeurs 64 bits, RISC-V est très préoccupé par l'architecture de jeu d'instructions, l'architecture ouverte, simplifiée, modulaire et évolutive RISC-V est entré dans le courant dominant officiellement Les applications système-sur-puce (SoC), en plus d'élargir l'écosystème RISC-V, aident également les entreprises de conception de SoC à réduire le temps de mise sur le marché.

Andes Technology Lin Zhiming, directeur général de la représentation, le processeur RISC-V est une nouvelle technologie d'infrastructure open source / fonctions standard comprennent ensemble simplifié modulaire, facile à / l'instruction a permis de se développer, afin de favoriser la croissance rapide de l'écosystème. De nombreuses grandes entreprises ont été ajoutés Fondation RISC-V, comme Google, Microsoft, Qualcomm, MediaTek, etc.

Lin Zhiming autre explication des sociétés de conception de circuits intégrés, la construction du système écologique est la clé du développement, et la récente grande visibilité écosystème RISC-V est croître constamment et prospérer. Optimiste sur le potentiel de croissance future de RISC-V, la société n'a pas seulement devenir fonds RISC-V seront membres fondateurs, mais aussi de développer une architecture de nouvelle génération à base V5 RISC-V, l'architecture RISC V dans la conception IP du processeur grand public commercial, développer l'écosystème RISC-V.

Il est rapporté que, AndeStar V5 non seulement totalement intégrée dans la compatibilité RISC-V, mais aussi une variété d'architecture évolutive coeur de cristal comprenant: un coeur de cristal jeu d'instructions d'origine, le code du programme peut être réduit de 10% pour réduire le coût du code de puce est stocké; personnalisé. directive (ACE), permet aux clients de développer des applications accélérées instruction, optimisé gestion des interruptions, peut réduire de manière significative en temps réel (en temps réel) et interrompre le temps de traitement et les mécanismes de protection du matériel de la pile de programme - StackSafe, améliorer l'efficacité de débogage.

Et au processeur de V5 à base de 32 bits et 64 bits NX25 AndesCore N25, selon une procédure de HPC TSMC 28nm, la fréquence de fonctionnement de plus de 1 GHz, fournissant au moins 2,8 DMIPS / MHz et 3,4 performances CoreMark / MHz, portes logiques plus le nombre aussi faible que 30K et 50K, respectivement. ainsi, N25 et le réseau de NX25 est pour diverses applications, le stockage et l'intelligence artificielle (AI) et un autre contrôle à grande vitesse est nécessaire.

L'écosystème RISC-V est en train d'émerger: Lin Zhiming mentionne que le développement de RISC-V n'en est encore qu'à ses balbutiements, mais sa croissance est très rapide: la relation entre RISC-V et Arm à l'avenir pourrait être Android et Android. Comme ios, les deux ont des champions et ils ont aussi leur propre écosystème.