1.June : TSMC의 7nm 대량 생산, Zhongmouou 은퇴;
마이크로 네트워크 뉴스를 설정, "이코노미스트는"저자는 TSMC 승리로 인텔, 큰 키의 세계 최강의 공장 및 분석을 죽일 것이라고 말했다 파운드리 모델의 R & D 투자 및 장점 엄청난 양.
은퇴 장, 미래 TSMC CEO 리우 톤에 횃불을 통과, 더블 테이크 리더십 시스템을 평행 웨이 체 호는 집이. "이코노미스트는"장 6 월에 은퇴하는 것으로, TSMC는 최첨단 반도체 제조 공정을 출시 할 예정보고 잡고 세계에서 가장 강력한 칩의 왕좌 인 인텔은 두 번째 자녀가되었습니다.
인텔은 10 나노로 '무어의 법칙', 공정 기술의 마지막 주요 방법, 현재의 칩 생산 기술을 따를 것을보고, TSMC는 앞서 7nm에, 기술적 인 장점도 주가에 반영, 인텔을 넘어 2017 TSMC에 처음으로 시가 총액.
TSMC는 인텔이 시장의 관심이 집중되고있는 방법을 압착 할 수있는 큰 이유의 분석은, 첫째, TSMC는 지금까지 업계를 초과, R & D 자금에 거의 $ 30 억 투자, 나머지는 파운드리 패턴, 강점 인텔 컴퓨터 칩의 장점, 삼성은 스마트 폰 칩에 능하다. TSMC는 두 번에 걸쳐 죽이기도하고 수퍼 광업 칩의 90 %를 먹는다.
보고서는 TSMC 애플과 다른 대형 고객이 안정적인 수익 기여를 축복 언급하고, 연구 개발에 대한 투자를 계속 공정 기술을 개선, 성장 운영의 선순환을 주도, 경쟁자는 멀리 떨어진 골대를 떠났다.
2. 반도체 붐 Q1이 이번 시즌 말에 내리고 온도로 돌아갈 것으로 예상됩니다.
휴대 전화 시장 수요의 점진적 회복으로 반도체 산업은 1 분기 2 분기의 마지막을 지나고 될 것으로 예상된다, 경제가 점차 따뜻해됩니다. 소비자 IC 공장 때문에 타이밍의 전통적인 성수기로, 성능이 뛰어 것으로 예상된다, 그것은 가장 큰 성장이있을 것 민족 그룹.
1 분기는 반도체 산업의 전통적인 비수기 였는데 올해 1/4 분기에 웨이퍼 파운드리 인 TSMC, 미디어 텍 (MediaTek) 및 기타 반도체 대기업을 포함한 휴대 전화 시장의 약한 수요가 1 분기에 하락 압력에 직면했다.
그 중, TSMC 약 8 %의 $ 8.5 억 분기 약 84 억의 1 분기 매출, 12-20%에 의해 53,200,000,000위안, 1/4 NT $ 48.3의 텍 1 분기 매출.
업계에 대한 낙관적 인 OPPO의 기장 및 다른 중국 본토 브랜드 휴대 전화 제조 업체가 도입 한 새로운 기계로 점차 회복 휴대 전화 시장 수요는, 미디어 텍 스티브 힘 P60는 첫 번째 드라이브 것, 동시에 성장할 것입니다 뜨거운, Wi-Fi 및 전원 관리 칩을 출하 할 것으로 예상된다 2/4 분기 실적은 반등 할 것이고 분기 중 15 % 증가 할 것입니다.
다시 온도로 휴대 전화 시장의 수요뿐만 아니라, 대륙 조금 이더넷 동전 마이닝 애플리케이션 전용 칩 (ASIC), 낙관적 산업을 시작합니다, TSMC는 성능을 주입하는 것, 2 분기 운영은 동기화 반등 할 것으로 예상된다.
소비자 IC 시장은 성수기에는 명백한 차이를 보이며, 1 분기는 전통적으로 비수기이며 제조업체의 1 년 운영 최저치이다 .2/4 분기는 전통적인 성수기이다. 제조업체의 운영은 대부분 도약과 경계이며 연례 피크 성과이다.
2 분기 영업 동향에 올해 소비자 IC 공장은 일부 기업 2 분기 결과는 5 %로 기회 분기를 배제하지 않는 이상 2 % 수준으로 예상된다 분기 매출로 높은 성장, 분기 계속 그것은 제 2 반도체 공장이 될 것입니다 가장 큰 성장 그룹.
3. Micron은 글로벌 NAND 플래시 시장에 진출하여 싱가포르에 3 번째 공장 건설을 발표했다.
시장에 NAND 플래시 플래시 메모리 공급에는 여전히 차이가있어 결과적으로 삼성, SK 하이닉스, 도시바 및 중국 제조업체 인 Changjiang Storage 등 생산 능력을 확대하기로 발표 한 국제 거인을 포함 해 가격은 여전히 높은 수준에 머물렀다. 7 일 Micron은 시장의 부족분을 메우기 위해 생산을 확대 할 것이라고 발표했다.
마이크론은 현재 다음은, 팹을 팹 10N을 가지고 있다고 지적 10X이 싱가포르 NAND 플래시 플래시 메모리 공장, 지역에 블록 3 NAND 플래시 플래시 메모리 공장에 내장됩니다. 새 공장은 약 165,000m2, 계획의 면적 2019 년 중반 경 완료되었으며, 2019 년 4/4 분기에 생산이 시작되었습니다.
그러나, 마이크론 밖에 추정에 의하면. 그러나, 동작 NAND 플래시 플래시 메모리 타입 및 용량에 특정한 새로운 식물을 발표하고, NAND 플래시 타입 플래시 메모리 제품을 생산하지 않은 적층 플래시 메모리의 기존 64 층되어야 세대 제품.
또한, 마이크론은 외부 싱가포르 블록 3 NAND 플래시 플래시 메모리 공장 건설에 더하여, 마이크론은 또한, 현재 7,500 일에서 증가 할 것으로 예상되는이 지역의 총 직원 수를 만들 것입니다 싱가포르에서 현재 R & D의 크기를 확장 할 것이라고 말했다 발표 1 만 명 이상.
DRAM의 개발 NAND 플래시 플래시 메모리 외부 마이크론 또한, 질소 공급, 질소 공급 장치 고장의 경우가 발생하기 때문에 오래 전, 마이크론 타이 공장의 전기 문제는, 제품의 영향을받는 부분이 발생하는 것을 언급 할 가치가있다 이와 관련, Micron의 CEO 인 Sanjay Mehrotra는 이전 법률 회의에서이 문제를 확인했다.
산자이 메로 트라 질소 공급 중단 사건이 시즌이 아마 마이크론은 최근 공장에 반환 된 결함 장비 유지 보수와 관련된 미국으로 전송하고있는 동안, 3 %로 2 % 마이크론 DRAM 출력으로 이어질, 4 월에 것이라고 말했다 생산으로 돌아 가기 시작했습니다.
4. PS5 기술 사양 유출, 7 나노 미터 프로세스 Navi GPU 채택.
외국 언론에 따르면 소스 개발 키트가 공개 게임 개발자들에 의해 지적, 플레이 스테이션 5 게임 콘솔은 8 코어 CPU 선 아키텍처를 사용하고 GPU는 아직 나비 아키텍처의 세부 사항을 발표하지 않았다.
그것은 새로운 나비 아키텍처 GPU 성능, 50TFLOP 30TFLOP 반 정밀도와 단 정밀도에 도달 메모리 (16) 다우 넥스젠 128기가바이트을 지원하는 것으로 추정된다. AMD는 말했다 최고의 그래픽 카드 R & D 엔지니어 떠날 라자 Koduri 중요하지만, 원활 여전히 나비 인프라 제품에도 불구하고 GCN가 표시되는 마지막 세대가 될 것이다, TSMC 7 나노 미터 공정을 사용, 2019 년 실제 제품과 응용 프로그램을 출시 할 수있을 것으로 기대된다.
선 및 8 코어의 CPU 클럭 PS5가 ~ 4.1GHz, 정보는 지적 내부에 파악 SemiAccurate 현재 X 박스 하나 X. 강한 6TFLOP 및 2.3 GHz 프로세서 및 최근의 미디어 주장보다는 전반적인 성능, PS5 아마 2018 년 초반이 될 것입니다 3.4입니다 또는 2019 년 말에 발표하지만, 마이클 파쳐 산업 분석가들은 확률은 거의 제로입니다, 올해 출시 가능성이 아니라고, 2019의 릴리스 확률은 2020 년 25 %가 합리적인 추측입니다.
마이클 파쳐 지적, 경기 둔화 이전에 소니 PS4 판매 붐 예기치 않은 PS5을 해제 가능성, 심지어 2021의 시작 부분에 연기되지이지만, 미래에, 소니는 나머지 프로, 다른 모델을 PS4를 단계적으로, 그리고 의지합니다 PS4 게임의 수명을 연장하고, 다시 한 번 가격을 인하, 그가 강조, 소니는 소비자들이 높은 성능을 지불하지 않습니다 믿고, 높은 표준 X 박스 하나 X 판매 실적이 장미 빛하지, 그래서 미래 PS5 가격은 $ 500 이하로 추정된다 .
예측 마이클 파쳐 과거는 완전히 정확하지 않습니다, 또한 현재 시장은 현재 수익 PS4에 위협을 두려워 할 너무 일찍 PS5의 방출에 2018의 끝이 PS5는 VR 경험을 최적화에 초점을 맞출 것이다, 소식도 지금은 참입니다 믿고, 그리고에도 불구하고 있지만, 사실 도시는 아직 약간의 시간이지만, 소니는 올해 출판 기술적 인 세부 사항 PS5 프로토 타입을 완성하기 위해 실제로 가능하다. Technews
5. 전문가 점유율 : 3 ㎚의 방법은 무엇 과제를 달성하기 위해?
3㎚의 테스트 칩
2015년 10월 케이던스와 IMEC는 오늘 세계 최초의 성공을 5nm 칩 테이프 아웃 발표 월 말 올해는 케이던스와 IMEC 다시 발표가 3nm 테스트 칩 테이프 아웃 성공의 다음 세대. 케이던스 속 채택 ™ 통합 디자인 솔루션 및 Innovus ™ 시스템 설계 및 구현은 표준 산업 시험 칩 64 비트 CPU 설계는, 사용자가 3nm 표준 셀 라이브러리를 만들었다. 최소 금속 칩만을 21nm 피치 와인딩. 21nm이 번호는 직관적하지 않을 경우 표준 단일의 노출 193 나노 리소그래피를 80 나노 기술 배선 거리는,이 요구 사항을 초과하지 않아야한다, 어떻게 디자인이 PPA 대상 다중 노출을 두 번 가설의 연구에 EUV와 193i를 사용하여 이전과 유사한, 3 ㎚ 칩을 엿볼. 5nm 인 테스트 칩 고급 . 상호 연결 요소와 가변 저항을 달성하기 위해 자세한 내용은 가장 큰 도전은, 몇 달 전에를 참조하십시오 (특히 /를 통해이 접촉) 나는 기사가 IEDM 단기 코스를받을 수 :.을 5nm을 이후에 게시 테스트 칩의 목표 중 하나는 변수를 측정하고 개선하는 것이다. EUV '빛'이 13.5nm의 파장을 가지기 때문에 3nm 칩을위한 EUV 기술은 이중 노출을 필요로한다. EUV는 또한 코발트 및 안티몬과 같은 새로운 물질뿐만 아니라 새로운 경로를 시험하는데 사용될 수 있습니다.
설계 기술의 협업 최적화
지난 몇 년 동안, 풍부한 콘텐츠 라이브러리의 확장 공정 기술 및 설계 규칙은 무어의 법칙의 구동 요인,하지만 지금은 오직 확장 프로세스에 의존하는 것은 크게 배선을 감소해야 충분한 볼륨 표준 셀 라이브러리에서 멀리왔다. 채널의 수가 감소되어야한다.이를 위해, 우리는 활성 게이트와의 접촉 등의 프로세스 특성의 직접적인 확장하지 않고, 별도 추가 할 필요가있다. 특히,이 MEOL을 최적화하기 위해 수퍼 비아를 증가시킬 수있다 수퍼 비아는 하나 이상의 층에 걸쳐 있고 최소 면적을 차지하며 중간층에 금속 구조가 필요없는 스루 홀입니다.
활성 게이트에 나와있는 연락처 (가지 Coag)의 가장 큰 장점은 게이트. 12 월에 열린 인텔 IEDM에서 발표 넘어 별도의 게이트 접촉을 제공 할 필요가 없다, 시장에 상당하는 자사의 10nm의 공정은 (팹 주장 능동 게이트 접점을 사용 7nm 프로세스). I는 기대가 5nm 및 3 ㎚ 공정은 완전히 게이트,이 기술을 사용할 수있는 2 세대 7nm 공정의 일부의 유효 이용과 접촉 할 것이다.
셀 디자인 프로세스와의 상호 작용에 대한 추가는 레이아웃도 매우 중요하다. 예를 들어, 특정 조건 하에서, 배선 경로가 유휴 셀 면적이 커지게되지만, 배선 채널의 사용이 셀간 배선 면적을 삭감 할 수있다 유휴 있지만 배선 효율의 향상은 유휴 배선 채널로 인한 셀 면적의 증가를 완전히 상쇄 할 수 있습니다. 케이던스