1.June：TSMCの7nm量産、Zhongmoumouが引退。
マイクロネットワークのニュースを設定し、「エコノミストは、」著者はTSMCは、その巨大なR＆Dへの投資の金額及びファウンドリの利点を獲得し、インテルを殺す世界最強ファブ、および大規模なキーの解析と述べました。
チャン引退、今後のTSMCのCEO並列ダブルテイク指導体制、劉トーン、魏チェ・ホホーム2にトーチを渡す。「エコノミスト」はチャンは、6月の月に引退することを報告し、TSMCは、最先端の半導体製造プロセスを出荷するには、世界で最もをつかん強力なチップの王座、インテルは第二の子供になった。
Intelは先に7nmでのTSMC、「ムーアの法則」、10 nmのプロセス技術、現在のチップ製造技術で道を切り開いて、最後に従うことを報告し、技術的な利点も株価、インテルを超えた2017 TSMC初の時価総額に反映されています。
TSMCは、インテルは、市場の注目の焦点となっている方法を絞り出すことができる大きな理由の分析では、まず、TSMCはこれまで、業界を超え、R＆D資金にほぼ$ 30億投資し、他のファウンドリパターン、強みインテルのコンピュータチップの利点です、サムスンはスマートフォンチップで優れている、TSMCは2つのパスを殺す、さらにスーパーマイニングチップの90％を食べる。
レポートは、TSMC Appleや他の大規模な顧客は、安定した収益貢献を祝福することを言及し、研究開発への投資を続け、プロセス技術の向上、成長事業の好循環を主導し、競合他社はファーポストを残しました。
半導体ブームQ1は、この四半期の終わりに転落し、温度に戻ると予想される。
携帯電話市場の需要の緩やかな回復により、半導体業界は第一四半期、第2四半期末オフであることが予想され、経済は徐々に温めされます。消費者のIC工場のためのタイミングの伝統的なピークシーズンに、性能がジャンプすることが予想され、それが最大の成長になりますエスニックグループ。
第一四半期には、多面下向きの圧力の第一四半期性能のファウンドリTSMC、メディアテックと他の半導体メーカーなどの伝統的なオフシーズンの半導体産業、携帯電話市場での需要の弱さの第一四半期、です。
その中でも、TSMCは約8％の$ 8.5億ドルの四半期に約8.4億円の第一四半期の売上高、12から20パーセントによって532億元、四半期にNT $ 48.3のMediaTekの第一四半期の売上高。
OPPOのキビや他の中国本土のブランドの携帯電話メーカーは、業界について楽観新しいマシンを導入していると、携帯電話市場の需要が徐々に回復し、メディアテックスティーブ力P60がホットに期待され、Wi-Fiと電源管理チップの出荷台数は、同時に成長し、最初にドライブします第2四半期の業績は回復し、四半期には15％増加する。
バック温度に携帯電話市場の需要に加えて、コンチネンタルビットイーサネットコインマイニングアプリケーション固有のチップ（ASIC）、楽観的な業界を起動します、TSMCは、パフォーマンスを注入します、第二四半期の営業は、同期の回復が期待されています。
季節の違いが重要であるコンシューマーIC市場は、第一四半期には、メーカーは、ほとんど毎年のピーク性能のため、飛躍的に成長し、動作、谷で動作し、通常は1年間のメーカーは、第二四半期には、伝統的なピークシーズンで、オフシーズンの伝統です。
今年第2四半期の動作傾向にある消費者のIC工場は、高成長を続ける、四半期の売上高による四半期は2％以上のレベルに期待され、一部の企業は第2四半期の業績は5パーセントでチャンス四半期を排除していない、それは第2の半導体工場になります第4四半期の最も大きな成長グループ。
3.世界のNANDフラッシュ市場を攻撃し、Micronはシンガポールに第3工場の建設を発表した。
NANDフラッシュ市場供給のフラッシュメモリでは、まだ国際的なメーカーのサムスン電子、SKハイニックス、東芝などのハイエンドを維持するために価格を下げるためにリードギャップ、であり、中国長江記憶メモリメーカーは、機会に容量を増加させる拡張を発表しています、 Micronは7日、市場の不足分を補うために生産を拡大すると発表した。
マイクロンは、計画、現在、以下のFab 10N、シンガポールでのFab 10Xの2つのNANDフラッシュフラッシュメモリ工場は、地域のブロック3 NANDフラッシュフラッシュメモリ工場に建設された、という。新工場は、約165000平方メートルの面積をカバーして指摘しました2019年中頃に完了し、2019年第4四半期に生産が開始されました。
しかし、マイクロンは外の推計によると、しかし。操作NANDフラッシュフラッシュメモリの種類と容量に特定の新工場を発表し、NANDフラッシュ型フラッシュメモリ製品の生産、積み重ねられたフラッシュメモリの既存の64層でなければなりませんされていません世代製品。
また、マイクロンは外シンガポールでブロック3 NANDフラッシュフラッシュメモリ工場の建設に加えて、マイクロンはまた、現在7,500 1から増加すると予想され、それは現地従業員の総数を行いますシンガポールの現在のR＆D、のサイズを拡大すると述べたことを発表しました1万人以上
DRAMでの開発NAND型フラッシュフラッシュメモリ外マイクロンに加えて、窒素供給、窒素供給に障害が発生した場合は発生するので、ずっと前に、マイクロン台中工場の電気の問題でも、製品の患部を生じ、ことを言及する価値がありますまた、これを確認しているだろう、法律の前にこの点について、マイクロンCEOサンジェイ・メイロトラインチ
サンジェイ・メイロトラは、窒素供給途絶のイベント今シーズンはおそらく、マイクロンは最近、工場出荷時に戻した故障した機器のメンテナンスに関連した米国に送られてきたが、3％に2％マイクロンDRAM出力につながる、4月になるという生産に戻ることを開始しました。
4. PS5の技術仕様が漏れ、7ナノメートルのプロセスNavi GPUを採用。
開発キットは、明らかにしたゲーム開発者によって指摘され、外国メディアの情報源によると、プレイステーション5ゲームコンソールは、8コアCPU禅アーキテクチャを使用すると、GPUはまだナビアーキテクチャの詳細を発表していません。
それは、新しいナビアーキテクチャのGPU性能は、50TFLOP 30TFLOP半精度と単精度に到達メモリの16志Nexgen 128ギガバイトをサポートすると推定されている。AMDによると、主要なグラフィックスカードのR＆Dエンジニア残してラジャKoduriが重要な、しかしスムーズにまだナビインフラストラクチャ製品にもかかわらず、実際の製品アプリケーションは2019年にリリースされ、TSMCはGCNディスプレイの最後の世代となる7ナノメータプロセスを採用する予定です。
内部情報を把握SemiAccurate禅と8コアのCPUクロックPS5は3.4〜4.1GHzで、現在のXboxワンX.最強6TFLOPおよび2.3 GHzのプロセッサよりも全体的なパフォーマンスと、最近のメディアのクレームが指摘、PS5は、おそらく初期の2018年になりますまたは2019年の年末までにリリースしたが、マイケル・パチャーの業界アナリストは、確率はほぼゼロで、今年リリースされ、そうではないと言う、そして2019年のリリースの確率は、2020年に25％のみが合理的な推測です。
マイケル・パチャーが指摘し、景気後退前のソニーPS4の販売ブームは予想外のPS5をリリースする可能性は低い、とさえ2021年の初めに延期されていないが、将来的には、ソニーが残りProは、他のモデルをPS4を段階的、そして意志ますPS4はゲームの寿命を延長し、再び価格を引き下げる、と彼は強調し、ソニーは消費者は、高性能のために支払うことはありません信じて、高い標準のXbox 1 X販売実績はバラ色ではないので、今後のPS5価格は$ 500未満と推定されます。
予測マイケルパシェール過去にもかかわらず、完全に正確ではないですが、また、現在の市場は確かに現在の収入PS4に脅威を恐れるには早すぎるPS5のリリースで2018年の終わりには今もPS5は、VR体験の最適化に焦点を当てる、というニュースで、にもかかわらずされていることを信じています実際、市にはまだまだ時間がありますが、ソニーは今年PS5プロトタイプを実際に完成させ、技術的な詳細を発表するかもしれません。
5.専門家の意見：3nmを達成するための課題は何ですか？
3nmテストチップ
2015年10月ケイデンスとIMECは本日、世界初の成功5nmのチップは、今年2月の終わりをテープアウト発表し、ケイデンスとIMECは再び3nmのテストチップのテープアウトの成功の次の世代のことを発表しました。ケイデンス属™統合設計ソリューションとInnovusの採用を™標準的な単一の露光場合は、システムの設計と実装、業界標準テストチップ64ビットCPUの設計、カスタム構築された3nmの標準セルライブラリ。のみ21nmピッチ巻最小金属チップ。21nmこの数は、直感的ではないかもしれません193nmのリソグラフィ80nmの技術配線距離は、この要件を超えてはならない、そして、どのようなデザインは一見で前進。PPA目標多重露光二重仮説の研究にEUV及び193Iを使用して、以前と同様に、3nmのチップを5nmのテストチップ。相互接続要素を達成し、可変抵抗器（特に連絡先/経由）するために、より詳しくは、最大の課題である、数ヶ月前に参照してください、私は後IEDM短期コース:. 5nmのを題した記事を掲載テストチップの目標の1つは、変数を測定して改善することです。3nmチップのEUV技術では、EUV「ライト」の波長が13.5nmであるため、二重露光が必要です。 EUVはまた、新しい経路、ならびにコバルトおよびアンチモンのような新しい物質を試験するためにも使用することができる。
設計技術の協調的最適化
過去数十年にわたり、豊富なコンテンツライブラリの拡張プロセス技術と設計ルールは、ムーアの法則の駆動要因である。しかし、今、唯一の拡張プロセスに頼ることは十分ボリュームからスタンダードセルライブラリは大幅に配線を削減する必要がありますされています。チャンネルの数を減少させなければならない。この目標を達成するために、我々は、このようなアクティブゲートとの接触のようなプロセス特性の直接の延長なしに、余分なを追加する必要があります。特に、我々はMEOLを最適化するために、スーパービアを増やすことができますスーパービアは、2つ以上の層にまたがるスルーホールであり、最小面積を占め、中間層に金属構造を必要としない。
アクティブゲートに接触（COAG）の最大の利点は、ゲートを越えて別のゲートコンタクトを提供する必要はありません。12月に開催されたIntelのIEDMで発表、市場と同等の10nmのプロセスは、（FABを主張アクティブゲート上のコンタクトを用いて7nmで処理）。私が期待し、5nmのと3nmのプロセスは完全にゲートも、この技術を使用することができる第二世代7nmでのプロセスの一部の能動的使用と接触します。
セル設計プロセスとの相互作用に加えて、レイアウトも非常に重要である。例えば、特定の条件下で、配線経路アイドルセル面積が大きくなるが、しかし、配線チャネルの使用は、アイドルセル間配線の面積を小さくすることができます、配線効率の増加を改善するためにアイドルセル面積を持って配線チャネルによって相殺することができる。ケイデンス