1. Juni: TSMC 7nm Massenproduktion, zieht sich Zhang Zhongmou zurück;
Stellen Sie Mikro-Netzwerk Nachrichten, „The Economist“, sagte der Autor, dass TSMC töten Intel, der stärkste weltweit fab und Analyse großer Schlüssel zum Erfolg, dass große Mengen an Investitionen in F & E und Vorteile der Gießerei-Modell.
Chang Ruhestand, Zukunft TSMC CEO Spätzundung Führungssystem parallel, die Fackel an Liu Ton passiert, Wei Che-ho Haus zwei. „The Economist“ berichtete, dass Chang im Juni Monat in den Ruhestand, wird TSMC die modernste Halbleiter-Herstellungsverfahren liefern, packte die meisten der Welt Der Thron der starken Chips, Intel wurde das zweite Kind.
Berichtet, dass Intel das ‚Moor Gesetz‘ folgen, die letzten führend in der Verfahrenstechnik, aktuelle Chipfertigungstechnologie bis 10 nm, TSMC voraus zu 7 nm, sind die technischen Vorteile auch im Aktienkurs wider, die Marktkapitalisierung zum ersten Mal über den TSMC 2017 Intel.
TSMC kann geführt werden gequetscht, wie Intel, im Mittelpunkt der Aufmerksamkeit Markt gewesen ist, die Analyse der großen Gründe, erstens, TSMC investiert fast $ 3 Milliarden in F & E-Finanzierung, die weit über die Branche, die andere den Vorteil, Gießereimodelle ist, Stärken Intel Computerchips, Samsung ist gut in Smartphone-Chips, TSMC ist die zwei-Pass-Kill und sogar 90% der Super-Mining-Chip essen.
Berichte erwähnten, dass TSMC Apple und andere Großkunden Segen, stabilen Umsatzbeitrag und weiteren Investitionen in Forschung und Entwicklung, Verbesserung der Prozesstechnologie, einen positiven Kreislauf der wachsenden Operationen geführt, die Konkurrent Post ganz links.
2. Der Halbleiter-Boom Q1 fällt bis zum Ende dieser Saison wird voraussichtlich wieder auf Temperatur;
Mit der allmählichen Erholung der Handy-Nachfrage am Markt, wird die Halbleiterindustrie aus dem Ende des ersten Quartals im zweiten Quartal zu erwarten, wird die Wirtschaft allmählich erwärmt wird. Consumer IC-Fabrik in die traditionelle Hochsaison wegen des Zeitpunkts, zu springen, wird Leistung erwartet wird, wird es das größte Wachstum Ethnische Gruppe.
Das erste Quartal ist die traditionelle Nebensaison Halbleiterindustrie, das erste Viertel der Nachfrageschwäche in dem Handy-Markt, einschließlich Wafer Foundry TSMC, MediaTek und anderen Halbleiterherstellern im ersten Quartal Leistung von Multi-faced Abwärtsdruck.
Unter ihnen TSMC ersten Quartal einen Umsatz von etwa 8,4 Milliarden auf $ 8,5 Milliarden, das Quartal um rund 8%; MediaTek ersten Quartal einen Umsatz von NT $ 48,3-53200000000 Yuan, ein Viertel von 12-20%.
Mit OPPO Hirse und anderen chinesischen Festland Marke Handy-Hersteller haben neue Maschinen, optimistisch, was die Industrie, die Handy-Markt der Nachfrage nach und nach erholen, wird MediaTek Steve Kraft P60 erwartet heiß, Wi-Fi und Power-Management-Chip Sendungen gleichzeitig wachsen wird, wird die erste Fahrt 2-Quartal drehte das Quartal um 15% Level.
Neben dem Handy-Markt die Nachfrage nach Temperatur zurück, Continental wird ein bisschen Ethernet Münzen Bergbau anwendungsspezifischen Chip starten (ASIC), die Branche optimistisch, wird TSMC Leistung, zweite Quartal einen operativen injizieren wird erwartet, synchron zu erholen.
Verbraucher-IC-Markt saisonale Unterschiede signifikant sind, das erste Quartal ist die traditionelle Nebensaison, in der Regel 1 Jahr Hersteller im Tal arbeiten, wobei das zweite Quartal die traditionelle Hochsaison ist, die Hersteller meist durch Sprünge und Grenzen des betrieblichen Tätigkeit, für die jährliche Spitzenleistung.
In diesem Jahr Verbraucher-IC-Anlage im zweiten Quartal eines operativen Trend wird hohe Wachstum, von Quartal zu Quartal Umsatz weiterhin mehr als 2 Prozent Niveau erwartet wird, einige Unternehmen Ergebnisse der zweiten Quartals nicht ausschließen, die Möglichkeit Quartal um 5 Prozent, wird es das zweite Halbleiterwerk sein Die größte wachsende Gruppe im Quartal.
3. den globalen NAND-Flash-Markt angreifen, kündigte Micron den Bau einer dritten Anlage in Singapur;
In der NAND-Flash-Flash-Speicher-Marktversorgung sind immer noch Lücken, was zu niedrigeren Preisen High-End zu halten, einschließlich dem internationalen Hersteller Samsung, SK Hynix, Toshiba und China Yangtze Speicher-Hersteller haben Expansion angekündigt Kapazität bei der Gelegenheit zu erhöhen, 7 amerikanische Speicherhersteller Micron (Micron) hat angekündigt, Erweiterung der Marktnachfrage Lücke zu ergänzen.
Micron wies darauf hin, dass derzeit Fab folgende 10N hat, Fab 10X zwei NAND-Flash-Flash-Speicher-Anlage in Singapur, wird in dem Bereich, in Block 3 NAND-Flash-Flash-Speicher-Anlage gebaut werden. Die neue Anlage erstreckt sie Pläne über eine Fläche von rund 165.000 Quadratmetern, Mitte des Jahres 2019 abgeschlossen, begann die Produktion im vierten Quartal 2019.
Allerdings Micron hat keine spezifische neue Anlage in Betrieb NAND-Flash-Flash-Speicher-Typen und Kapazität angekündigt. Doch nach außen Schätzungen und seine Produktion von NAND-Flash-Flash-Speicherprodukten sollten die bestehenden 64 Lagen gestapelt Flash-Speicher sein Generation Produkte.
Darüber hinaus kündigte Micron, dass außerhalb neben den Bau von Block 3 NAND-Flash-Flash-Speicher-Anlage in Singapur, Micron sagte auch, es wäre die Größe des aktuellen F & E in Singapur, zu erweitern, das die Gesamtzahl der Mitarbeiter vor Ort machen, von den aktuellen 7.500 zu erhöhen 1 erwartet wird, Mehr als 10.000 Menschen.
Neben Micron außerhalb des Entwicklungs NAND-Flash-Flash-Speichers in DRAM, ist es erwähnenswert, dass vor langer Zeit, auch Micron Taichung Anlage elektrische Probleme entstehen, weil die Stickstoffversorgung der Fall der Stickstoffversorgung Fehler auftritt, den betroffenen Teil des Produkts In diesem Zusammenhang hat Microns CEO Sanjay Mehrotra die Angelegenheit in der vorangegangenen Sitzung bestätigt.
Sanjay Mehrotra der Stickstoffversorgung Störungen in dieser Saison wahrscheinlich an Micron DRAM Leistung um 2% bis 3% führen, während Micron hat in den Vereinigten Staaten im Zusammenhang mit fehlerhafter Wartung der Ausrüstung geschickt worden, die vor kurzem in die Fabrik zurückgebracht wurden, und im April Fangen an, zur Produktion zurückzukehren. Technews
4. PS5 technische Spezifikationen durchgesickert, Annahme 7-Nanometer-Prozess Navi GPU;
Laut ausländischen Medien darauf Quellen durch den Spiele-Entwickler Development Kit heraus enthüllen, wird PlayStation 5 Spielkonsole 8-Core-CPU Zen-Architektur verwenden und GPU noch nicht angekündigt, Details von Navi-Architektur hat.
Es wird geschätzt, dass die neue Navi-Architektur GPU-Leistung 50TFLOP 30TFLOP Halb Präzision und einfache Genauigkeit erreichen, unterstützt 16 Zhi Nexgen 128 GB Speicher. AMD sagte, dass trotz der führenden Grafikkarte R & D Ingenieur Raja Koduri wichtig, zu verlassen, aber glatt noch Produkte Navi-Infrastruktur und es wird voraussichtlich in der Lage sein, die tatsächliche Produktanwendung freizugeben, im Jahr 2019, wird TSMC 7 Nanometer-Verfahren verwendet, wird die letzte Generation seines GCN angezeigt.
Zen und der Acht-Kern-CPU-Takt, wenn PS5 3.4 ~ 4.1GHz, die Gesamtleistung als die aktuellen Xbox One X. stärkste 6TFLOP und 2,3-GHz-Prozessor und die jüngsten Medien Ansprüche, die erfassen SemiAccurate Insider-Informationen darauf hingewiesen, PS5 wird wahrscheinlich im Jahr 2018 früh oder bis Ende 2019 veröffentlicht, aber Michael Pacher Industrie-Analysten sagen, ist nicht wahrscheinlich, in diesem Jahr veröffentlicht, die Wahrscheinlichkeit ist fast Null, und die Wahrscheinlichkeit einer Freisetzung von 2019 nur 25% im Jahr 2020 ist eine vernünftige Vermutung.
Michael Pacher wies darauf hin, Sony PS4 Verkaufsboom vor der Verlangsamung ist unwahrscheinlich PS5 zu lösen, und sogar bis Anfang 2021 verschoben ist nicht unerwartet, aber in der Zukunft, wird Sony den PS4 aus anderen Modellen auslaufen zu lassen, das restliche Pro und wird PS4 verlängern die Lebensdauer des Spiels, und wieder einmal die Preise gesenkt, betonte er, Sony glaubt Verbraucher nicht für hohe Leistung, höhere Standard Xbox einer X Umsatzentwicklung nicht rosig zahlen ist, so dass die Zukunft PS5 Preis wird geschätzt, auf weniger als 500 $ .
Trotz der Vergangenheit Michael Pacher vorhergesagt ist nicht ganz korrekt, aber glaubt auch, dass der aktuelle Markt ist in der Tat das Ende 2018 auf die Freisetzung von PS5 zu früh, eine Bedrohung für die laufenden Einnahmen PS4 zu befürchten nun auch die Nachricht, dass, wird PS5 die VR Erfahrung auf die Optimierung konzentrieren und obwohl in der Tat ist die Stadt noch einige Zeit, aber Sony ist in der Tat möglich PS5 Prototyp in diesem Jahr und veröffentlichte technische Details zu vervollständigen. Technews
5. Experten teilen: Was sind die Herausforderungen, 3nm zu erreichen?
3nm Testchip
Oktober 2015 Cadence und IMEC heute die weltweit erste erfolgreichen 5 nm-Chips angekündigt, der Ende Februar abgeklebt aus, in diesem Jahr, Cadence und IMEC angekündigt erneut, dass die nächste Generation von Tapeout Erfolg 3 nm-Test-Chip. Die Annahme von Cadence Genus ™ integrierte Designlösungen und Innovus ™ System Design und Implementierung der Standardindustrietestchip 64-Bit-CPU-Design, benutzerdefinierter 3nm Standardzellen-Bibliothek aufgebaut. Mindestmetallchip nur 21 nm Steigung Wicklung. 21 nm können diese Zahl nicht intuitiv sein, wenn die Exposition gegenüber Standard-Single 193 nm Lithographietechnik 80nm Verdrahtungsabstand sollte diese Anforderung nicht überschreiten, dann, wie fortgeschritten das Design ist ein Blick. 5nm Testchip mit einem frühen ähnlichen, 3 nm unter Verwendung von EUV-Chips und 193i in der Studie von PPA Ziel mehr Belichtungen Doppel Hypothese . das Verbindungselement und variablen Widerstand zu erreichen (insbesondere der Kontakt / via) ist die größte Herausforderung für mehr Details, vor wenigen Monaten finden Sie veröffentlichte ich einen Artikel IEDM kurze Kurse berechtigt :. 5 nm nach Eines der Ziele des Testchips besteht darin, die Variablen zu messen und zu verbessern: Die EUV-Technologie für 3-nm-Chips erfordert eine doppelte Belichtung, weil das EUV-Licht eine Wellenlänge von 13,5 nm hat. EUV kann auch verwendet werden, um neue Wege sowie neue Materialien wie Kobalt und Antimon zu testen.
Kollaborative Optimierung von Designtechnologien
In den letzten Jahrzehnten ist die Erweiterung der Verfahrenstechnik und Design-Regeln für Rich Content-Bibliothek der treibende Faktor des Mooreschen Gesetzes, aber jetzt, nur auf dem Expansionsprozess verlassen hat, muss Verkabelung deutlich reduziert werden bei weitem nicht genug Volumen Standardzellen-Bibliotheken gewesen. die Anzahl der Kanäle reduziert werden muß. dieses Ziel zu erreichen, müssen wir ohne eine direkte Verlängerung der Prozesseigenschaften, wie Kontakt mit dem aktiven Tor. insbesondere zusätzlichen, hinzuzufügen, können wir den Super-Vias erhöhen die MeOL zu optimieren Super-Vias sind Durchgangslöcher, die sich über mehr als eine Schicht erstrecken, eine minimale Fläche einnehmen und keine Metallstrukturen in der mittleren Schicht erfordern.
Der größte Vorteil des Kontakts (COAG) auf dem aktiven Tor nicht notwendig ist, einen separaten Gate-Kontakt über das Tor zu bieten. Angekündigt auf Intel IEDM im Dezember statt, sein 10nm Prozess (entsprechen den Markt behauptete fab 7 nm Prozess), um die Kontakte auf dem Active-Gate verwendet wird. ich gehe davon aus, 5 nm und 3 nm Prozess wird vollständig mit der aktiven Nutzung des gate, einen Teils des zweiten Generation 7nm Prozesses in Kontakt auch diese Technologie verwenden.
Zusätzlich zur Interaktion mit Zellen-Design-Prozess ist das Layout auch sehr wichtig, z. B. unter gewissen Bedingungen, auch wenn die Verdrahtungspfad Leerzellenfläche wird größer, aber die Verwendung eines Verdrahtungskanal frei ist es möglich, die Interzellen-Verdrahtungsbereich zu reduzieren, die Verdrahtung Effizienzsteigerung zu verbessern, kann durch einen Verdrahtungskanal versetzt werden, um den Leerlaufzellenbereich zu bringen. Cadence