ตุลาคมประกาศ 2015 จังหวะและ IMEC วันแรกของโลกชิปที่ประสบความสำเร็จ 5nm บันทึกเทปออกสิ้นเดือนกุมภาพันธ์ปีนี้จังหวะและ IMEC อีกครั้งประกาศว่ารุ่นต่อไปของความสำเร็จของการทดสอบ 3nm ชิป tapeout. การยอมรับของจังหวะประเภท™แบบบูรณาการแก้ปัญหาการออกแบบและ Innovus ™ การออกแบบระบบและการดำเนินงานชิปทดสอบมาตรฐานอุตสาหกรรมการออกแบบซีพียู 64 บิตตัวเองห้องสมุดเซลล์ 3nm มาตรฐาน. ชิปโลหะขั้นต่ำสนามคดเคี้ยวเพียง 21nm. 21nm ตัวเลขนี้อาจจะไม่ง่ายถ้าสัมผัสกับมาตรฐานเดียว 193nm พิมพ์หินเทคโนโลยี 80nm ระยะการเดินสายไฟไม่ควรเกินความต้องการนี้แล้ววิธีการขั้นสูงการออกแบบเป็นเหลือบ. 5nm ชิปทดสอบกับก่อนหน้านี้ที่คล้ายกันชิป 3nm ใช้ EUV และ 193i ในการศึกษาของเป้าหมาย PPA หลายความเสี่ยงสมมติฐานคู่ . เพื่อให้เกิดการเชื่อมต่อโครงข่ายองค์ประกอบและตัวต้านทานตัวแปร (โดยเฉพาะอย่างยิ่งในการติดต่อ / ผ่าน) เป็นความท้าทายที่ยิ่งใหญ่ที่สุดสำหรับรายละเอียดเพิ่มเติมโปรดดูที่ไม่กี่เดือนที่ผ่านมาผมได้ตีพิมพ์บทความที่ชื่อหลักสูตรระยะสั้น IEDM :. 5nm หลัง เวนวัตถุประสงค์หนึ่งของการทดสอบคือการวัดและปรับปรุงชิปตัวแปร. เทคโนโลยีชิป 3nm สำหรับ EUV ต้องคู่เผยเพราะ EUV 'แสง' เป็นความยาวคลื่นของ 13.5nm EUV สามารถใช้เพื่อทดสอบเส้นทางใหม่ ๆ รวมทั้งวัสดุใหม่ ๆ เช่นโคบอลต์และพลวงได้
การเพิ่มประสิทธิภาพการทำงานร่วมกันของเทคโนโลยีการออกแบบ
ในช่วงไม่กี่ทศวรรษที่ผ่านมาเทคโนโลยีกระบวนการขยายตัวและกฎการออกแบบสำหรับไลบรารีเนื้อหาที่อุดมไปด้วยเป็นปัจจัยที่ผลักดันของกฎของมัวร์ แต่ตอนนี้เพียงอาศัยกระบวนการการขยายตัวที่ได้รับการห่างไกลจากปริมาณมากพอที่ห้องสมุดมือถือมาตรฐานจะต้องลดลงอย่างมีนัยสำคัญการเดินสายไฟ จำนวนช่องจะต้องลดลง. เพื่อให้บรรลุเป้าหมายนี้เราต้องเพิ่มพิเศษโดยไม่ต้องขยายโดยตรงของลักษณะกระบวนการเช่นการติดต่อกับประตูที่ใช้งานอยู่. โดยเฉพาะอย่างยิ่งเราสามารถเพิ่มจุดแวะซุปเปอร์เพื่อเพิ่มประสิทธิภาพการ MEOL Super vias ผ่านรูที่ครอบคลุมมากกว่าหนึ่งชั้นใช้พื้นที่ต่ำสุดและไม่ต้องใช้โครงสร้างโลหะในชั้นกลาง
ข้อดีหลักของการติดต่อกับประตู (COAG) ที่ใช้งานอยู่คือไม่จำเป็นต้องวางที่อยู่ประตูนอกประตู Intel ประกาศในเดือนธันวาคมว่า IEDM มีกระบวนการ 10nm (เทียบเท่ากับสิ่งที่โรงงานเรียกร้อง กระบวนการ 7nm) ใช้ที่ติดต่อประตูที่ใช้งานอยู่ฉันหวังว่ากระบวนการ 5 นาโนเมตรและ 3nm จะใช้ที่อยู่ติดต่อประตูที่ใช้งานได้อย่างเต็มที่และกระบวนการผลิต 7nm รุ่นที่สองบางแห่งอาจใช้เทคโนโลยีนี้
นอกจากปฏิสัมพันธ์ระหว่างกระบวนการและการออกแบบหน่วยเค้าโครงและเส้นทางนอกจากนี้ยังมีความสำคัญมากตัวอย่างเช่นภายใต้เงื่อนไขบางประการแม้ว่าช่องสัญญาณฟรีจะช่วยเพิ่มพื้นที่เซลล์การใช้ช่องสัญญาณระหว่างเซลล์ฟรีช่วยลดพื้นที่ในการวางสายได้ การปรับปรุงประสิทธิภาพในการเดินสายสามารถชดเชยการเพิ่มขึ้นของพื้นที่เซลล์โดยช่องเดินสายว่าง ๆ