Octubre anunció 2.015 cadencia y imec hoy primeros chips de éxito de 5 nm del mundo con cinta adhesiva a cabo, a finales de febrero de este año, la cadencia y imec anunció de nuevo que la próxima generación del éxito prueba de 3 nm de chips tapeout. La adopción de cadencia Género ™ soluciones de diseño integradas y Innovus ™ el diseño e implementación del sistema, el chip de prueba estándar de la industria de diseño de CPU de 64 bits, a la medida biblioteca de células estándar de 3 nm. viruta metálica mínima de paso de arrollamiento solamente 21nm. 21nm este número puede no ser intuitivo, si la exposición a la única norma 193nm litografía tecnología de 80nm distancia de cableado no debe exceder este requisito, entonces, qué tan avanzado está el diseño es un chip de prueba de 5 nm vistazo. con una anterior similares, chips de 3 nm utilizando EUV y 193i en el estudio del destino PPA múltiples exposiciones doble hipótesis . para lograr el elemento de interconexión, y la resistencia variable (en particular, el contacto / vía) es el mayor desafío para más detalles, por favor refiérase a hace unos meses publiqué un artículo titulado cursos cortos IEDM :. 5 nm después de Bowen un propósito de la prueba es para medir y mejorar chip de tecnología de chip 3 nm variable. para EUV requiere doble exposición, porque la EUV 'luz' es la longitud de onda de 13.5nm EUV también se puede utilizar para probar nuevas vías, así como nuevos materiales como el cobalto y el antimonio.
Optimización colaborativa de tecnologías de diseño
Durante las últimas décadas, la tecnología de proceso de expansión y reglas de diseño para la rica biblioteca de contenido es el factor determinante de la Ley de Moore, pero ahora, solamente confiando en el proceso de expansión ha estado lejos de las bibliotecas estándar de células suficiente volumen debe ser reducido significativamente el cableado. el número de canales debe ser reducida. para lograr este objetivo, tenemos que añadir más, sin una extensión directa de las características del proceso, tales como el contacto con la puerta activa. en particular, podemos aumentar los súper vías para optimizar la MEOL Las supervías son orificios pasantes que abarcan más de una capa, ocupan un área mínima y no requieren estructuras metálicas en la capa intermedia.
La mayor ventaja del contacto (COAG) en la puerta activa no es necesario proporcionar un contacto de puerta separado más allá de la puerta. Anunciado el Intel IEDM celebrada en diciembre, su proceso de 10 nm (equivalente al mercado reivindica fab proceso de 7 nm), utilizando los contactos de la puerta activa. espero, proceso 5 nm y 3 nm será totalmente en contacto con el uso activo de la puerta, parte de la segunda proceso de generación de 7 nm también puede utilizar esta tecnología.
Además de la interacción con el proceso de diseño de la célula, el diseño también es muy importante. Por ejemplo, bajo ciertas condiciones, aunque el área de célula en reposo recorrido de los cables será mayor, pero el uso de un canal de cableado ralentí es posible reducir el área de cableado entre células, para mejorar la eficiencia de aumento de cableado puede ser compensado por un canal de cableado para llevar el área de célula en reposo.