В октябре 2015 года Cadence и imec объявили об успешном прослушивании первого в мире чипа 5 нм. В конце февраля этого года Cadence и imec совместно объявили о том, что тестовый чип следующего поколения 3nm был успешно записан на пленку. В этом дизайне используется интегрированное решение Cadence GenusTM и InnovusTM. Система проектирования и внедрения, тестовый чип использует стандартную 64-битную архитектуру процессора, встроенную обычную стандартную библиотеку ячеек 3 нм. Минимальный шаг металлической проводки чипа составляет всего 21 нм. Это число не может быть интуитивно понятным, если эталонная разовая экспозиция Если высота макетной литографии 193 нм не превышает 80 нм, то как можно улучшить эту схему проектирования. Как и в предыдущем чипе 5 нм, чип 3nm использовал двойные гипотезы EUV и 193i при изучении целей PPA. Решение. Для достижения взаимосвязи компонентов переменные и резисторы (особенно контакты / переходы) являются самыми большими проблемами. Подробнее см. Короткий курс IEDM, который я опубликовал несколько месяцев назад: после 5 нм Одна из целей тестового чипа - измерять и улучшать переменные. Технология EUV для 3-нм микросхем требует двойной экспозиции, потому что свет «EUV» имеет длину волны 13,5 нм. EUV также может использоваться для тестирования новых путей, а также для новых материалов, таких как кобальт и сурьма.
Совместная оптимизация технологий проектирования
За последние несколько десятилетий расширение технологического процесса и богатство правил проектирования библиотеки контента стали движущими факторами для разработки Закона Мура, но в настоящее время недостаточно полагаться только на расширение процесса. Размер стандартной библиотеки ячеек должен быть значительно сокращен, проводка Для достижения этой цели нам необходимо добавить дополнительные функции процесса, которые не обязательно должны быть расширены, например, активные контакты контактов. В частности, мы можем добавить супервыходы к MEOL для достижения оптимизации. Супервертикальные отверстия проходят через отверстия, которые охватывают более одного слоя, занимают минимальную площадь и не требуют металлических структур в среднем слое.
Основным преимуществом активного контакта на воротах (COAG) является то, что нет необходимости размещать отдельные ворота за пределами ворот. Intel объявила в IEDM в декабре, что ее 10-нм процесс (эквивалентный тому, 7nm-процесс) использует активные контакты контактов. Я ожидаю, что процессы 5nm и 3nm будут полностью использовать активные контакты контактов, а некоторые 7nm-процессы второго поколения также могут использовать эту технологию.
В дополнение к взаимодействию между процессом и конструкцией блока также важны макет и маршрутизация. Например, при определенных условиях, хотя свободные кабельные каналы увеличивают площадь ячеек, использование свободных кабельных каналов между ячейками может уменьшить площадь кабелей. Улучшение эффективности проводки может полностью компенсировать увеличение площади ячеек, вызванное простоями.