Outubro anunciou 2015 Cadence e imec hoje primeiros chips de sucesso 5NM do mundo gravado fora, no final de fevereiro deste ano, Cadence e imec anunciou novamente que a próxima geração do sucesso teste 3Nm chip de tapeout. A adopção de Cadence Genus ™ soluções de design integrados e Innovus ™ projeto do sistema e implementação, o chip de teste padrão da indústria de design de CPU de 64 bits, personalizado construído biblioteca de células padrão 3Nm. chip de mínimos de metal enrolamento campo única 21nm. 21nm este número pode não ser intuitivo, se a exposição ao padrão único 193nm litografia tecnologia 80nm distância da fiação não deve exceder esse requisito, então, como avançou o projeto é um chip de teste 5 nm vislumbre. com uma anterior semelhantes, chips 3Nm usando EUV e 193i no estudo do alvo PPA exposições múltiplas hipóteses dupla . para alcançar o elemento de interconexão, e resistor variável (em particular o contato / via) é o maior desafio para mais detalhes, consulte a alguns meses atrás, publiquei um artigo intitulado cursos IEDM curtas :. 5 nm após Bowen um objectivo do ensaio é medir e melhorar chip de tecnologia de chip 3nm variável. para EUV requer exposição dupla, porque o EUV 'luz' é o comprimento de onda de 13.5nm O EUV também pode ser usado para testar novos caminhos, assim como novos materiais como cobalto e antimônio.
Otimização colaborativa de tecnologias de design
Ao longo das últimas décadas, a tecnologia de processo de expansão e regras de projeto para a rica biblioteca de conteúdo é o fator de condução da Lei de Moore, mas agora, confiando apenas no processo de expansão está longe de bibliotecas de células padrão de volume suficiente deve ser reduzida significativamente fiação. o número de canais deve ser reduzida. para atingir esse objetivo, é preciso adicionar extra, sem uma extensão direta das características de processo, como o contato com o portão ativo. em particular, podemos aumentar os super vias para otimizar o MEOL Super vias são através de furos que abrangem mais de uma camada, ocupam uma área mínima e não exigem estruturas metálicas na camada intermediária.
A maior vantagem do contato ativo na porta (COAG) é que não há necessidade de colocar um contato de portão separado do lado de fora do portão.Intel anunciou no IEDM em dezembro que seu processo de 10nm (equivalente ao que a fab reivindica O processo de 7nm) usa contatos de portas ativos.Espero que os processos de 5nm e 3nm utilizem totalmente os contatos de gate ativos, e alguns processos de 7nm de segunda geração possam usar essa tecnologia.
Além da interação entre o processo e o design da unidade, o layout e o roteamento também são muito importantes.Por exemplo, sob certas condições, embora os canais de cabeamento livres aumentem a área da célula, o uso de cabos livres entre as células pode reduzir a área de cabeamento. A melhoria da eficiência da fiação pode compensar completamente o aumento na área da célula trazida pelo canal de fiação inativa.