2015년 10월 케이던스와 IMEC는 오늘 세계 최초의 성공을 5nm 칩 테이프 아웃 발표 월 말 올해는 케이던스와 IMEC 다시 발표가 3nm 테스트 칩 테이프 아웃 성공의 다음 세대. 케이던스 속 채택 ™ 통합 디자인 솔루션 및 Innovus ™ 시스템 설계 및 구현은 표준 산업 시험 칩 64 비트 CPU 설계는, 사용자가 3nm 표준 셀 라이브러리를 만들었다. 최소 금속 칩만을 21nm 피치 와인딩. 21nm이 번호는 직관적하지 않을 경우 표준 단일의 노출 193 나노 리소그래피를 80 나노 기술 배선 거리는,이 요구 사항을 초과하지 않아야한다, 어떻게 디자인이 PPA 대상 다중 노출을 두 번 가설의 연구에 EUV와 193i를 사용하여 이전과 유사한, 3 ㎚ 칩을 엿볼. 5nm 인 테스트 칩 고급 . 상호 연결 요소와 가변 저항을 달성하기 위해 자세한 내용은 가장 큰 도전은, 몇 달 전에를 참조하십시오 (특히 /를 통해이 접촉) 나는 기사가 IEDM 단기 코스를받을 수 :.을 5nm을 이후에 게시 테스트 칩의 목표 중 하나는 변수를 측정하고 개선하는 것이다. EUV '빛'이 13.5nm의 파장을 가지기 때문에 3nm 칩을위한 EUV 기술은 이중 노출을 필요로한다. EUV는 또한 코발트 및 안티몬과 같은 새로운 물질뿐만 아니라 새로운 경로를 시험하는데 사용될 수 있습니다.
설계 기술의 협업 최적화
지난 몇 년 동안, 풍부한 콘텐츠 라이브러리의 확장 공정 기술 및 설계 규칙은 무어의 법칙의 구동 요인,하지만 지금은 오직 확장 프로세스에 의존하는 것은 크게 배선을 감소해야 충분한 볼륨 표준 셀 라이브러리에서 멀리왔다. 채널의 수가 감소되어야한다.이를 위해, 우리는 활성 게이트와의 접촉 등의 프로세스 특성의 직접적인 확장하지 않고, 별도 추가 할 필요가있다. 특히,이 MEOL을 최적화하기 위해 수퍼 비아를 증가시킬 수있다 수퍼 비아는 하나 이상의 층에 걸쳐 있고 최소 면적을 차지하며 중간층에 금속 구조가 필요없는 스루 홀입니다.
활성 게이트에 나와있는 연락처 (가지 Coag)의 가장 큰 장점은 게이트. 12 월에 열린 인텔 IEDM에서 발표 넘어 별도의 게이트 접촉을 제공 할 필요가 없다, 시장에 상당하는 자사의 10nm의 공정은 (팹 주장 7nm 공정)은 액티브 게이트 컨택을 사용합니다 .5nm 및 3nm 공정이 액티브 게이트 컨택을 최대한 활용할 것으로 기대하며, 일부 2 세대 7nm 공정은이 기술을 사용할 수 있습니다.
셀 디자인 프로세스와의 상호 작용에 대한 추가는 레이아웃도 매우 중요하다. 예를 들어, 특정 조건 하에서, 배선 경로가 유휴 셀 면적이 커지게되지만, 배선 채널의 사용이 셀간 배선 면적을 삭감 할 수있다 유휴 있지만 배선 효율의 향상은 유휴 배선 채널에 의해 초래 된 셀 면적의 증가를 완전히 상쇄 할 수있다.