2015年10月ケイデンスとIMECは本日、世界初の成功5nmのチップは、今年2月の終わりをテープアウト発表し、ケイデンスとIMECは再び3nmのテストチップのテープアウトの成功の次の世代のことを発表しました。ケイデンス属™統合設計ソリューションとInnovusの採用を™標準的な単一の露光場合は、システムの設計と実装、業界標準テストチップ64ビットCPUの設計、カスタム構築された3nmの標準セルライブラリ。のみ21nmピッチ巻最小金属チップ。21nmこの数は、直感的ではないかもしれません193nmのリソグラフィ80nmの技術配線距離は、この要件を超えてはならない、そして、どのようなデザインは一見で前進。PPA目標多重露光二重仮説の研究にEUV及び193Iを使用して、以前と同様に、3nmのチップを5nmのテストチップ。相互接続要素を達成し、可変抵抗器（特に連絡先/経由）するために、より詳しくは、最大の課題である、数ヶ月前に参照してください、私は後IEDM短期コース:. 5nmのを題した記事を掲載試験のボーエン1つの目的は、「光」EUVが13.5nmの波長であるため、測定及びEUV二重露光を必要とするため、チップ変数。3nmのチップ技術を改善することですEUVはまた、新しい経路、ならびにコバルトおよびアンチモンのような新しい物質を試験するためにも使用することができる。
設計技術の協調的最適化
過去数十年にわたり、豊富なコンテンツライブラリの拡張プロセス技術と設計ルールは、ムーアの法則の駆動要因である。しかし、今、唯一の拡張プロセスに頼ることは十分ボリュームからスタンダードセルライブラリは大幅に配線を削減する必要がありますされています。チャンネルの数を減少させなければならない。この目標を達成するために、我々は、このようなアクティブゲートとの接触のようなプロセス特性の直接の延長なしに、余分なを追加する必要があります。特に、我々はMEOLを最適化するために、スーパービアを増やすことができますスーパービアは、2つ以上の層にまたがるスルーホールであり、最小面積を占め、中間層に金属構造を必要としない。
アクティブゲートに接触（COAG）の最大の利点は、ゲートを越えて別のゲートコンタクトを提供する必要はありません。12月に開催されたIntelのIEDMで発表、市場と同等の10nmのプロセスは、（FABを主張アクティブゲート上のコンタクトを用いて7nmで処理）。私が期待し、5nmのと3nmのプロセスは完全にゲートも、この技術を使用することができる第二世代7nmでのプロセスの一部の能動的使用と接触します。
例えば、ある条件の下では、フリーケーブル配線チャネルはセル面積を増加させるが、セル間のフリーケーブル配線チャネルを使用することにより、配線面積を減少させることができる。配線効率の増加を改善するためにアイドルセル面積を持って配線チャネルによって相殺することができます。