Ottobre ha annunciato 2.015 Cadence e IMEC oggi primi chip successo 5nm del mondo nastrate fuori, alla fine di febbraio di quest'anno, Cadence e IMEC ancora una volta ha annunciato che la prossima generazione di successo di prova 3nm chip di tapeout. L'adozione di Cadence Genus ™ soluzioni progettuali integrate e Innovus ™ progettazione del sistema e implementazione, lo standard industriale chip di test disegno CPU a 64-bit, personalizzato costruito libreria di celle standard di 3nm. truciolo metallico minimo avvolgimento passo solo 21Nm. 21Nm questo numero non può essere intuitivo, se l'esposizione allo standard singola 193nm litografia tecnologia 80nm distanza di cablaggio non dovrebbe superare questo requisito, allora, quanto sia avanzato il design è un chip di test di 5 nm scorcio. con un precedente simile, patatine 3Nm usando EUV e 193i nello studio del bersaglio PPA esposizioni multiple doppia ipotesi La soluzione Per implementare le interconnessioni dei componenti, le variabili e le resistenze (in particolare i contatti / vias) sono le maggiori sfide: per i dettagli, fai riferimento a un corso breve IEDM che ho postato alcuni mesi fa: dopo 5nm Uno degli obiettivi del chip di test è misurare e migliorare le variabili: la tecnologia EUV per chip a 3 nm richiede una doppia esposizione perché la "luce" EUV ha una lunghezza d'onda di 13,5 nm. L'EUV può anche essere usato per testare nuovi percorsi, così come nuovi materiali come cobalto e antimonio.
Ottimizzazione collaborativa delle tecnologie di progettazione
Nel corso degli ultimi decenni, la tecnologia di processo di espansione e regole di progettazione per la ricca libreria di contenuti è il fattore trainante della Legge di Moore, ma ora, solo basandosi sul processo di espansione è stato lontano da librerie di celle standard, abbastanza volume deve essere ridotto in modo significativo il cablaggio. il numero di canali deve essere ridotto. per raggiungere questo obiettivo, abbiamo bisogno di aggiungere in più, senza una diretta estensione delle caratteristiche del processo, come ad esempio il contatto con il cancello attiva., in particolare, possiamo aumentare le vias super per ottimizzare la MeOL Le super vie sono attraverso fori che si estendono su più livelli, occupano un'area minima e non richiedono strutture metalliche nello strato intermedio.
Il più grande vantaggio del contatto (COAG) sul cancello attivo non è necessario prevedere un contatto porta separata al di là del cancello. Annunciato l'Intel IEDM tenutosi nel mese di dicembre, il suo processo 10nm (equivalente al mercato sostenuto fab processo 7nm) utilizzando i contatti sul cancello attivo. mi aspetto, processo 5nm e 3nm sarà pienamente a contatto con l'uso attivo del cancello, parte del secondo processo 7nm generazione può anche utilizzare questa tecnologia.
Oltre a interagire con il processo di progettazione di celle, il layout è anche molto importante. Per esempio, sotto certe condizioni, anche se l'area della cella inattiva percorso dei cavi diventerà più grande, ma l'uso di un canale cablaggio minimo è possibile ridurre l'area di cablaggio tra celle, per migliorare l'aumento dell'efficienza cablaggio può essere compensato da un canale di cablaggio per portare l'area della cella inattiva.