अक्टूबर 2015 ताल और imec ने आज घोषणा की दुनिया का पहला सफल 5nm चिप्स बाहर टेप, फरवरी के अंत में इस वर्ष, ताल और imec फिर से घोषणा की है कि 3nm परीक्षण चिप tapeout सफलता की अगली पीढ़ी। ताल जीनस की गोद लेने ™ एकीकृत डिजाइन समाधान और Innovus ™ प्रणाली डिजाइन और कार्यान्वयन, मानक उद्योग परीक्षण चिप 64-बिट सीपीयू डिजाइन, कस्टम 3nm मानक सेल पुस्तकालय का निर्माण किया। कम से कम धातु चिप पिच घुमावदार केवल 21nm। 21nm इस संख्या सहज नहीं हो सकता है, अगर मानक एकल के लिए जोखिम 193nm लिथोग्राफी 80nm प्रौद्योगिकी तारों दूरी इस आवश्यकता अधिक नहीं होनी चाहिए, तो, कैसे उन्नत डिजाइन पहले के एक समान, 3nm पीपीए लक्ष्य से अधिक एक्सपोज़र डबल परिकल्पना के अध्ययन में EUV और 193i का उपयोग कर चिप्स के साथ एक झलक। 5nm परीक्षण चिप है । एक दूसरे का संबंध तत्व, और चर बाधा प्राप्त करने के लिए (विशेष रूप से संपर्क / के माध्यम से) अधिक जानकारी के लिए सबसे बड़ी चुनौती है, कुछ महीने पहले का संदर्भ लें मैं प्रकाशित एक लेख IEDM लघु पाठ्यक्रम हकदार :. के बाद 5nm बोवेन परीक्षण में से एक उद्देश्य को मापने और चिप चर। 3nm चिप प्रौद्योगिकी में सुधार EUV डबल जोखिम की आवश्यकता है के लिए है, क्योंकि EUV 'प्रकाश' 13.5nm की तरंग दैर्ध्य है ; EUV भी एक नया पथ, कोबाल्ट और रूथेनियम, और अन्य नई सामग्री का परीक्षण करने के लिए इस्तेमाल किया जा सकता है।
सहयोगात्मक अनुकूलन प्रौद्योगिकी
पिछले कुछ दशकों में, विस्तार प्रक्रिया प्रौद्योगिकी और समृद्ध सामग्री पुस्तकालय के लिए डिजाइन नियम मूर की विधि की ड्राइविंग कारक है, लेकिन अब, केवल विस्तार प्रक्रिया पर भरोसा काफी तारों कम किया जाना चाहिए पर्याप्त मात्रा मानक सेल पुस्तकालयों से दूर किया गया है। चैनलों की संख्या कम किया जाना चाहिए। इस लक्ष्य को प्राप्त करने के लिए, हम अतिरिक्त जोड़ने के लिए, इस तरह के सक्रिय गेट के साथ संपर्क के रूप में प्रक्रिया विशेषताओं, का एक सीधा विस्तार के बिना की जरूरत है। विशेष रूप से, हम सुपर विअस को बढ़ा सकते हैं MEOL अनुकूलन करने के लिए छेद के माध्यम से सुपर मध्यवर्ती परत पर बिछाने के बिना एक के माध्यम से छेद से अधिक परत में फैले, न्यूनतम पर कब्जा कर लिया क्षेत्र है, और धातु संरचना को दर्शाता है।
सक्रिय ऑन-फाटक संपर्क (सीओएजी) का मुख्य लाभ यह है कि गेट के बाहर अलग फाटक संपर्कों को लगाने की कोई आवश्यकता नहीं है। इंटेल ने दिसंबर में आईईडीएम में घोषणा की कि इसकी 10 एनएम प्रक्रिया (फैब दावों के बराबर) 7nm प्रक्रिया) सक्रिय गेट संपर्कों का उपयोग करता है। मुझे उम्मीद है कि 5nm और 3nm प्रक्रियाएं सक्रिय गेट संपर्कों का पूरी तरह उपयोग कर सकती हैं, और कुछ दूसरी पीढ़ी के 7nm प्रक्रिया भी इस तकनीक का उपयोग कर सकते हैं।
प्रक्रिया और यूनिट डिजाइन, लेआउट और राउटिंग के बीच बातचीत के अतिरिक्त भी महत्वपूर्ण हैं.उदाहरण के लिए, कुछ शर्तों के तहत, हालांकि मुफ्त केबल वाले चैनल सेल क्षेत्र में वृद्धि करेंगे, कोशिकाओं के बीच मुक्त केबल बनाने वाले चैनलों के उपयोग से केबल क्षेत्र को कम किया जा सकता है। तारों की दक्षता में सुधार, निष्क्रिय वायर्ड चैनल द्वारा लाए गए सेल क्षेत्र की वृद्धि को पूरी तरह से ऑफसेट कर सकता है।