Oktober 2015 Cadence und IMEC heute die weltweit erste erfolgreichen 5 nm-Chips angekündigt, der Ende Februar abgeklebt aus, in diesem Jahr, Cadence und IMEC angekündigt erneut, dass die nächste Generation von Tapeout Erfolg 3 nm-Test-Chip. Die Annahme von Cadence Genus ™ integrierte Designlösungen und Innovus ™ System Design und Implementierung der Standardindustrietestchip 64-Bit-CPU-Design, benutzerdefinierter 3nm Standardzellen-Bibliothek aufgebaut. Mindestmetallchip nur 21 nm Steigung Wicklung. 21 nm können diese Zahl nicht intuitiv sein, wenn die Exposition gegenüber Standard-Single 193 nm Lithographietechnik 80nm Verdrahtungsabstand sollte diese Anforderung nicht überschreiten, dann, wie fortgeschritten das Design ist ein Blick. 5nm Testchip mit einem frühen ähnlichen, 3 nm unter Verwendung von EUV-Chips und 193i in der Studie von PPA Ziel mehr Belichtungen Doppel Hypothese . das Verbindungselement und variablen Widerstand zu erreichen (insbesondere der Kontakt / via) ist die größte Herausforderung für mehr Details, vor wenigen Monaten finden Sie veröffentlichte ich einen Artikel IEDM kurze Kurse berechtigt :. 5 nm nach Eines der Ziele des Testchips besteht darin, die Variablen zu messen und zu verbessern: Die EUV-Technologie für 3-nm-Chips erfordert eine doppelte Belichtung, weil das EUV-Licht eine Wellenlänge von 13,5 nm hat. EUV kann auch verwendet werden, um neue Wege sowie neue Materialien wie Kobalt und Antimon zu testen.
Kollaborative Optimierung von Designtechnologien
In den letzten Jahrzehnten ist die Erweiterung der Verfahrenstechnik und Design-Regeln für Rich Content-Bibliothek der treibende Faktor des Mooreschen Gesetzes, aber jetzt, nur auf dem Expansionsprozess verlassen hat, muss Verkabelung deutlich reduziert werden bei weitem nicht genug Volumen Standardzellen-Bibliotheken gewesen. die Anzahl der Kanäle reduziert werden muß. dieses Ziel zu erreichen, müssen wir ohne eine direkte Verlängerung der Prozesseigenschaften, wie Kontakt mit dem aktiven Tor. insbesondere zusätzlichen, hinzuzufügen, können wir den Super-Vias erhöhen die MeOL zu optimieren Super-Vias sind Durchgangslöcher, die sich über mehr als eine Schicht erstrecken, eine minimale Fläche einnehmen und keine Metallstrukturen in der mittleren Schicht erfordern.
Der Hauptvorteil des aktiven Auf-Gate-Kontakts (COAG) besteht darin, dass keine separaten Gate-Kontakte außerhalb des Gate platziert werden müssen. Intel kündigte auf dem IEDM im Dezember an, dass sein 10-nm-Prozess dem entspricht, was die Fab behauptet Der 7-nm-Prozess verwendet aktive Gate-Kontakte, und ich erwarte, dass die 5-nm- und 3-nm-Prozesse aktive Gate-Kontakte vollständig ausnutzen, und einige 7-nm-Prozesse der zweiten Generation können diese Technologie verwenden.
Neben der Interaktion zwischen dem Prozess und dem Gerätedesign sind Layout und Routing wichtig: Unter bestimmten Bedingungen können zwar freie Kabelkanäle die Zellenfläche vergrößern, aber die Verwendung freier Kabelkanäle zwischen Zellen kann den Verkabelungsbereich reduzieren. Die Verbesserung der Verdrahtungseffizienz kann den durch den Leerlaufverdrahtungskanal hervorgerufenen Anstieg der Zellenfläche vollständig ausgleichen.