Octobre 2015 Cadence et Imec a annoncé aujourd'hui les premiers jetons de 5nm succès du monde scotchés à la fin de Février de cette année, la cadence et l'IMEC a annoncé à nouveau que la prochaine génération de succès puce test 3Nm tapeout. L'adoption de Cadence Genre ™ solutions de conception intégrée et Innovus ™ la conception du système et la mise en œuvre, la puce de test standard de l'industrie conception du processeur 64 bits, pas d'enroulement puce métallique minimum bibliothèque de cellules standard construit sur mesure 3nm. seulement 21 Nm. 21 Nm ce nombre ne peut être intuitive, si l'exposition à la norme unique lithographie 193nm distance de câblage de la technologie 80nm ne doit pas dépasser cette exigence, alors, comment avancé la conception est un aperçu. puce de test de 5 nm avec une version antérieure similaire, puces 3Nm utilisant EUV et 193i dans l'étude des cibles PPA expositions multiples à double hypothèse . pour atteindre l'élément d'interconnexion, et une résistance variable (en particulier le contact / via) est le plus grand défi pour plus de détails, s'il vous plaît se référer à un il y a quelques mois, j'ai publié un article intitulé cours IEDM court après :. 5nm Bowen un but du test est de mesurer et d'améliorer la variable puce. la technologie de puce pour 3 nm EUV nécessite une double exposition, parce que l'EUV « lumière » est la longueur d'onde 13.5nm EUV peut également être utilisé pour tester de nouvelles voies, ainsi que de nouveaux matériaux tels que le cobalt et l'antimoine.
Optimisation collaborative des technologies de conception
Au cours des dernières décennies, les règles de la technologie de processus d'expansion et de conception pour la bibliothèque de contenu riche est le facteur déterminant de la loi de Moore, mais maintenant, en se fondant uniquement sur le processus d'expansion a été loin de bibliothèques de cellules standard assez de volume doit être câblage considérablement réduit. le nombre de canaux doit être réduite. pour atteindre cet objectif, il faut ajouter les frais supplémentaires, sans extension directe des caractéristiques du procédé, tels que le contact avec la porte active. en particulier, nous pouvons augmenter les super vias pour optimiser la MEOL Les vias super sont des trous traversants qui couvrent plus d'une couche, occupent une surface minimale et ne nécessitent pas de structures métalliques dans la couche intermédiaire.
Le principal avantage du COAG est qu'il n'est pas nécessaire de placer des contacts de porte séparés à l'extérieur de la porte Intel a annoncé à l'IEDM en décembre que son processus 10nm (équivalent à ce que le fab revendique) Le processus 7nm) utilise des contacts de porte actifs.Je m'attends à ce que les processus 5nm et 3nm utilisent pleinement les contacts de porte actifs, et certains processus de 7nm de deuxième génération peuvent également utiliser cette technologie.
En plus de l'interaction entre le processus et la conception de l'unité, la disposition et le routage sont également importants: dans certaines conditions, bien que les canaux de câblage libres augmentent la surface des cellules, l'utilisation de canaux de câblage libres entre cellules peut réduire la surface de câblage. L'amélioration de l'efficacité du câblage peut complètement compenser l'augmentation de la surface de la cellule apportée par le canal de câblage au ralenti.