TSMC의 100 %의 시장 점유율을 7 단계 nm의 최대 고객의 수는 6 월 양산에 올 것이다 TSMC의 처음 7 나노 미터 공정 기술에 대한 자일링스 장기 계획, 코드 명 에베레스트 제품을 노출하는 최초의 ACAP 새로운 컴퓨팅 플랫폼 제품 라인을 가속화하기 위해, 나중에 생산에 투입 할 것으로 예상되는 2019 년에 출하하기 시작했다. TSMC는 대조적으로, 약 7 나노 공정 양산 출하는 것을 주목할 가치가있다, 때문에 라인 (18) 삼성 전자 (삼성 전자) 공장 지연 최근 퀄컴 5 세대 칩을 득점했다 발매 있지만 획기적인 빠른 만들기 7 나노 미터 제조 공정 유일하게 대량 생산에서 2019, TSMC의 공정 기술 격차 확대하고 있습니다. TSMC의 공정 기술을 크게 앞서 라이벌 그룹의 단독 2017 년 10 나노 미터 제조 공정 다음 A11 프로세서 사과 큰 하나가, 이익을 밀어 것은 새로운 최고를 작성하는 6 월 2018 년 가장 느린 생산 이년 내에 100 %는 85-90%에 도달 최대 7 나노 미터 제조 공정 내년 시장 점유율의 손 애플 A12 프로세서의 가장 큰 단일 명령을 다시 수행 할뿐만 아니라, 단일 퀄컴 삼성 10 나노 미터 세대가, TSMC는 TSMC 단 하나 최신 X24 모뎀 칩의 포옹과 스냅 드래곤 855 프로세서의 데뷔의 끝에 반환하기로 결정했다 TSMC는 현재 올해 말까지 완료 설계를 완료하는 데 적어도 10 나노 미터 칩 (7)가이 하반기가 될 것입니다 애플, 퀄컴, 하스, AMD, NVIDIA, 자일링스 등 7 나노 공정 제품뿐만 아니라, 50 이상의 것 대량 생산 출하를 계속합니다. 최근 가장 비트 대륙뿐만 아니라 이야기 2017 년의 지금까지 하반기 채광 전용 칩 (ASIC), 수요, TSMC는 긍정적으로 조금 대륙, 16, 전체 용량의 12 nm의 주요 고객이되었다 질주 AI 칩 전장은, 시장이이 전체 내에서 2019 년에 TSMC 7 나노 미터 공정 기술에 대한 기회를 가질 것으로 예상된다 자일링스는 7 개 나노 미터 제품 (19)의 최신 진전이 공식적으로 최신 멀티 코어 이기종 컴퓨팅 초고 통합을 발표 밝혀 잡고 플랫폼 (적응 형 컴퓨팅 가속 플랫폼, ACAP)는 코드 명 에베레스트 TSMC 7 나노 미터 공정 기술 ACAP 제품을 사용하는 최초의 제품이며, 2019 개 선적에, 나중에 생산에 투입 할 것으로 예상되는 연구 및 개발, 연구 개발 비용의 누적 투자 4 년 후 이상의 $ 10 억 현재 고객에게 제공 한 설계 및 관련 소프트웨어 도구에 대한 책임을 1,500 개 이상의 하드웨어 및 소프트웨어 엔지니어 년 1 월 2018. 말 정식으로 사무실 자일링스의 CEO 빅터 펭했다있다 새로운 아키텍처가 FPGA 외부 지역의 발전으로 ACAP 시리즈 자일링스의 도움, 그리고 빅 데이터의 시대와 AI의 상승에서 '만 지원 하드웨어 개발자'한계 돌파 것이라고 말했다, ACAP는 다음과 같은 다양한 애플리케이션을 가속화하기 위해 적용 비디오 트랜스 코딩, 데이터베이스, 인공 지능 추론, 머신 비전, 운영 스토리지 및 네트워크 가속, 하드웨어 및 소프트웨어 개발자 기반 ACAP을 갖춘 제품을 개발을 시작할 수 있습니다. 빅터 펭 더 ACAP 새로운 시리즈는 엔드 포인트, 가장자리와 클라우드 애플리케이션에 초점을 맞출 것이다, 지적 우선, 핵심 수직 시장 등 데이터 센터 및 성장을 가속화하고 빠른 CPU보다 더 새로운 워크로드에 0 ~ 100 회 운영의 유연성과 탄력성을, 드라이브 및 GPU에 비해 및 ASIC은 풍부한 예제는 사용이 있습니다. 에베레스트를 실행에 신경망의 깊이를 계산하는 것은 제공한다 현재 라디오 소자 16 나노 미터의 대역폭의 4 배 이상의 에버 5G 선단 무선 기반 헤드 엔드에 최대 20 배의 효과를 향상시킬 것으로 예상되며, 산업용, 자동차 널리 과학, 의료, 항공 우주 및 방위 및 가전 시장에서 사용, 상당한 성능 향상 및 높은 전력 효율을 받게됩니다. ACAP 내 전체의 핵심이있다 상기 보안 칩 제어 모듈 전원 관리 하드웨어 프로그램에 대한 ACAP 이루어지는 분산 메모리 모듈 및 프로그램 가능한 DSP 하드웨어 바인딩 차세대 FPGA 아키텍처, 온칩 이상의 코어, 및 하나 이상의 소프트웨어 프로그램, 메모리 제어기는 버스는 캐시 코 히어 런트 상호 아키텍처 가속기 (CCIX)의 PCIe 인터페이스와 다중 이더넷 컨트롤러, 프로그램 가능 I / O 인터페이스 및 시퀀서를 지원하며 일부는 높은 대역폭 메모리 소자 또는 프로그램을 ADC 및 DAC. 소프트웨어 개발자는 RTL 수준에서 프로그래밍, FPGA 도구를 사용할 수 있습니다.
