Las tasas de penetración y adopción de discos duros de estado sólido (SSD) han aumentado significativamente, tanto en la empresa como en los mercados de consumo. Las ventajas de las SSD frente a las tradicionales incluyen varias veces la velocidad de transmisión, así como una mayor capacidad con bajo consumo de energía y bajo ruido En los últimos años, el costo por unidad de almacenamiento para unidades de estado sólido ha seguido bajando, lo que hace que la brecha de precios con los discos duros tradicionales se acerque cada vez más. Este mercado se ha movido hacia la sustitución gradual de los discos duros tradicionales.
La demanda del mercado de SSD tiende a un mayor rendimiento, mayor capacidad y menor costo. NAND Flash, el componente principal de SSD, también necesita este tipo de características de producto en respuesta a dicha demanda del mercado.
Con la demanda del mercado, para mejorar aún más la capacidad de disco de estado sólido y reducir el costo por bit, el proceso de flash NAND 2D tradicional continúa reduciéndose, y el número de transistores necesarios por unidad de área de un IC aumenta constantemente.
Como Gordon E. Moore, uno de los fundadores de Intel, presentó la llamada Ley de Moore en 1965: la cantidad de transistores en un solo chip de silicio se duplicará cada dieciocho a veinticuatro meses.
El tradicional flash NAND 2D enfrenta desafíos de fabricación
arquitectura 2D Flash NAND es aumentar en el transistor como una capa de puerta flotante de material de grado de polisilicio (Floating Gate), se utiliza principalmente como una puerta flotante de la cantidad de carga almacenada por la memoria de almacenamiento de carga se puede utilizar para discriminar la unidad de almacenamiento correspondiente (la célula) el estado de almacenamiento es 0 o 1 (Fig. 1).
Proceso miniatura hace que la distancia entre la puerta flotante de cada unidad de almacenamiento más cerca, cuando la distancia es inferior a 20 nm,-célula a célula de acoplamiento de interferencia (acoplamiento) es aún un problema más grave (Fig. 2) la interferencia acoplada será un recuerdo La unidad de almacenamiento almacena un estado de error, un error que resulta en el almacenamiento de datos.
La figura 2 proceso de escalamiento derivado acoplamiento célula a célula.
La contracción del proceso tiene algunos límites físicos, y el proceso continúa disminuyendo debido a dificultades técnicas, pero también aumenta gradualmente los costos. Sin embargo, el mercado de consumo aún necesita soluciones de mayor capacidad y menor costo. Los fabricantes de memorias comenzaron a desarrollar activamente NAND Flash 3D.
Tecnología 3D NAND Flash principalmente por la pila de más capas para reemplazar la miniaturización del proceso 2D NAND Flash. Que ya no es por proceso de tecnología de miniaturización, sino por apilamiento vertical de la unidad de almacenamiento para aumentar la capacidad, para resolver porque el almacenamiento de memoria La puerta flotante se cierra entre las celdas, lo que provoca el problema de una interferencia de acoplamiento cada vez más grave, al tiempo que aumenta la capacidad del producto y reduce la demanda del mercado.
Aunque las características del producto 3D NAND Flash pueden satisfacer las necesidades actuales del mercado, pero aún existen problemas inherentes en el proceso, y la necesidad de coincidir con el controlador NAND Flash tiene una mayor capacidad de corrección de errores.
La estructura del 3D NAND Flash se compone de una pila de polisilicio, óxido, nitruro, óxido y silicio, que se conoce como SONOS.
Debido a las características físicas de SONOS, la probabilidad de pérdida de carga es mayor que la de una puerta flotante tradicional, y la Arrastre de Lectura M es más pequeña que el MLC, por lo que la probabilidad de errores de datos de TLC Flash 3D Más alto, por lo que con el flash 3D TLC, el controlador NAND Flash necesita tener una mayor capacidad de corrección de errores.
Con este fin, los proveedores Flash NAND desarrollarán una corrección de errores en tres etapas y mecanismos de protección eficaces incluyendo LDPC (Low-Density Parity-Check) Hardbit Decode, LDPC bitio gradual Decode, SmartECC del motor, lo que efectivamente puede extender la vida útil de 3D TLC NAND, Enhanced unidades de estado sólido Fiabilidad del producto.
Para verificar la corrección de errores de 4K LDPC primero
En la etapa de protección contra errores de LDPC, la corrección de errores se realiza en unidades de 4K Byte. Cuando se realiza un programa de página en un NAND Flash, se realiza una escritura correspondiente en un área de repuesto el código de datos de verificación (palabra de código). datos de verificación a través de la generación de código se genera (matriz Generator) matriz de codificación, esta códigos de datos de verificación para ser generado para cada 4K unidades de byte.
Al leer datos NAND Flash, la matriz de comprobación de paridad se usa para verificar si hay algún error en la lectura de la palabra en clave (Figura 3).
Figura 3 LDPC Encode / Decode
Si se ha producido un error de lectura confirmada, de corrección de errores va a hacer la primera fase de Hardbit Decode. Hardbit decodificación de error capacidad de corrección similar a la tradicional BCH, el error de bits de datos se produce a través de la comprobación correcta, si todavía está en la etapa de decodificación Hardbit en esta etapa el error no se puede corregir, vamos a entrar en la segunda etapa de decodificación bitio gradual.
En el estadio bitio gradual Decode, principalmente a través de la corrección de errores LLR (Log probabilidad-Ratio) tabla de correspondencia tabla de correspondencia. LLR para registrar cada probabilidad de error de bit de la probabilidad de transmisión de una manera estadística. LLR por tabla de correspondencia error puede ocurrir a De la corrección de error de datos al grupo de proveedores de Flash NAND de electrónica, por ejemplo, la compañía para 3D TLC Flash, con la tabla LLR correspondiente y con el módulo de procesamiento de señal digital (DSP), según la experiencia de corrección de errores acumulada, Generación dinámica de tabla LLR actualizada para obtener los mejores resultados de descodificación y capacidades de corrección de errores para mejorar el rendimiento de corrección de errores.
proceso de diseño de matriz de corrección de paridad LDPC afectará a la eficacia de la corrección de errores de LDPC. La optimización no está diseñado para la matriz de corrección de errores de paridad ECC pueden tener menos cantidad de ocurrencias, pero el fenómeno no puede ser corregido, también puede ocurrir en gran número de errores ECC, correcciones La capacidad de debilitar el fenómeno.
Durante la fase de corrección de errores al ingresar a SmartECC, la corrección de errores se basa en Flash de Página. Cuando cada página está escrita en NAND Flash, los datos escritos en la página también se envían al motor SmartECC para su codificación. Genere el correspondiente ECC (ECC Parity) y el código de corrección se escribirá en el NAND Flash junto con los datos escritos. Cuando los errores de datos no se pueden reconstruir a través del flujo de descodificación LDPC Hardbit / Softbit, el motor SmartECC El código de calibración resultante, para hacer la recuperación de datos.
Corrección de errores trifásicos para garantizar el rendimiento del flash NAND
Hoy, los fabricantes de NAND Flash han introducido sucesivamente 3D NAND Flash, que ha superado a 2D NAND Flash en 2017 para convertirse en el principal proceso de mercado. El controlador NAND Flash necesita una gestión más estable y una corrección más completa Capacidad incorrecta, para poder jugar completamente las características y beneficios del producto 3D NAND Flash.
3D TLC Flash se basa en el controlador NAND Flash para mayor capacidad de corrección de errores debido a la arquitectura de proceso. El mecanismo de protección de corrección de errores trifásicos proporciona una solución de corrección de errores de datos eficiente y de baja potencia para errores de datos NAND Flash , Extiende con efectividad la vida útil de las SSD 3D TLC Flash y mejora la confiabilidad del producto.