As taxas de penetração e adoção do disco rígido de estado sólido (SSD) aumentaram significativamente, tanto no mercado corporativo como no consumidor. Os benefícios dos SSDs em discos rígidos tradicionais incluem várias vezes a velocidade de transmissão, bem como uma maior capacidade com baixo consumo de energia e baixo nível de ruído Nos últimos anos, o custo por unidade de armazenamento para unidades de estado sólido continuou a cair, trazendo a diferença de preços com os discos rígidos tradicionais cada vez mais próximos um do outro. Esse mercado moveu-se para a substituição gradual dos discos rígidos tradicionais.
A demanda do mercado de SSDs está em direção a um maior desempenho, maior capacidade e menor custo. NAND Flash, o principal componente dos SSD, também precisa desse tipo de características do produto em resposta a essa demanda do mercado.
Com a demanda do mercado, para melhorar ainda mais a capacidade de unidade de estado sólido e reduzir o custo por bit, o processo de flash NAND 2D tradicional continua a diminuir, e o número de transistores necessários por unidade de área de um IC está aumentando constantemente.
Como Gordon E. Moore, um dos fundadores da Intel, apresentou a chamada Lei Moore em 1965 - o número de transistores em um único chip de silício irá dobrar de 18 a 24 meses.
O Flash NAND 2D tradicional enfrenta desafios de fabricação
A estrutura 2D NAND Flash adiciona principalmente uma camada de portão flutuante de polissilício no transistor. O portão flutuante é usado principalmente como uma carga de armazenamento e a quantidade de carga armazenada pode ser usada para avaliar se cada célula de memória (Cell) O status do armazenamento é 1 ou 0 (Figura 1).
Devido à miniaturização do processo, a distância entre os portões flutuantes de cada célula de memória está cada vez mais próxima. Quando a distância é inferior a 20 nm, o problema do acoplamento de acoplamento de célula para célula torna-se cada vez mais grave (Figura 2). A interferência do acoplamento pode causar memória Erro de status do armazenamento da unidade de armazenamento, resultando em erro de dados de armazenamento.
Figura 2 derivação do derivado do processo derivado de células para células.
O encolhimento do processo tem alguns limites físicos e o processo continua a diminuir, devido a dificuldades técnicas, mas também aumenta os custos gradualmente. No entanto, o mercado consumidor ainda precisa de soluções de maior capacidade e menor custo. Os fabricantes de memória começaram a desenvolver ativamente 3D NAND Flash.
Tecnologia 3D NAND Flash, principalmente pela pilha de mais camadas para substituir a miniaturização de processo 2D NAND Flash. Isso não é mais por tecnologia de miniaturização de processo, mas por empilhamento vertical da unidade de armazenamento para aumentar a capacidade, para resolver porque o armazenamento de memória O portão flutuante fecha-se entre as células, levando ao problema de interferência de acoplamento cada vez mais grave, ao mesmo tempo em que alcança uma maior capacidade de produção, demanda de mercado de menor custo.
Embora os recursos do produto 3D NAND Flash possam atender às necessidades atuais do mercado, mas ainda há problemas inerentes ao processo, e a necessidade de combinar o controlador NAND Flash possui uma capacidade de correção de erros maior.
A estrutura do 3D NAND Flash é composta por uma pilha de polissilício, óxido, nitreto, óxido e silício, que pode ser referido como SONOS.
Devido às características físicas da SONOS, a chance de perda de carga é maior do que a de um portão flutuante tradicional e o Read M argin é menor do que o MLC, então a probabilidade de erros de dados 3D TLC Flash Mais alto, então, com o 3D TLC Flash, o controlador NAND Flash precisa ter uma maior capacidade de correção de erros.
Para este fim, fornecedores NAND flash irá desenvolver uma correção de erro de três estágios e mecanismos de proteção eficientes incluindo LDPC (Low-Density Parity-Check) Hardbit Decode, LDPC Softbit Decode, SmartECC Engine, que pode efetivamente aumentar a vida útil do 3D TLC NAND serviço, reforçado drives de estado sólido Confiabilidade do produto.
Para verificação de erro 4K LDPC primeiro cheque
No estágio de proteção de erro do LDPC, a correção de erro é realizada em unidades de 4K Byte. Quando um Programa de Página é executado em um Flash NAND, uma gravação correspondente é feita em uma Área de Recarga O código de verificação de dados é gerado por um código de matriz do gerador, que é gerado a cada 4K bytes de dados.
Ao ler dados do flash NAND, a Matriz de verificação de paridade é usada para verificar se há algum erro na Leitura de código na página (Figura 3).
Figura 3 LDPC Encode / Decode
Se for confirmado que ocorre um erro de leitura, a primeira fase da correcção de erro Hardbit Decode será feita. A capacidade de correcção de erro do Hardbit Decode é semelhante ao BCH tradicional, nesta fase para verificar os dados de erro de bit, se na fase Hardode Decode Não foi possível corrigir o erro, ele entrará na segunda fase Softbit Decode.
Na fase de decodificação Softbit, a correção de erro é realizada principalmente através da tabela de correspondência LLR (Log-vraisemblibilidade). A tabela de correspondência LLR registra a probabilidade de ocorrência de erros em cada bit por meio de estatísticas de probabilidade. Ocorre um erro ao usar a tabela de correspondência LLR Da correção de erro de dados para o grupo de fornecedores NAND Flash de eletrônicos, por exemplo, a empresa para 3D TLC Flash, com a tabela LLR correspondente e com módulo de processamento de sinal digital (DSP), de acordo com a experiência acumulada de correção de erros, Geração dinâmica de tabela LLR atualizada para obter os melhores resultados de decodificação e recursos de correção de erros para melhorar o desempenho da correção de erros.
O design da matriz de correção de paridade no processo LDPC pode afetar a eficiência de correção de erros do LDPC. Se a matriz de correção de paridade otimizada não for projetada, pode haver menos erros, mas não corrigidos, no número de erros ECC e também pode ocorrer quando o número de erros ECC é maior e o número de correções A capacidade de enfraquecer o fenômeno.
Durante a fase de correção de erro da entrada no SmartECC, a correção de erro é baseada no Flash da Página. Quando cada página é escrita no Flash NAND, os dados gravados na página também são enviados para o mecanismo SmartECC para codificação. Após a codificação, Gerar ECC correspondente (ECC Parity) e o código de correção será escrito no flash NAND juntamente com os dados escritos. Quando os erros de dados não podem ser reconstruídos através do fluxo de descodificação LDPC Hardbit / Softbit, o motor SmartECC O código de calibração resultante, para fazer a recuperação de dados.
Correção de erro trifásica para garantir o desempenho do NAND Flash
Hoje, os fabricantes de NAND Flash introduziram sucessivamente 3D NAND Flash, que superou o 2D NAND Flash em 2017 para se tornar o processo de mercado convencional. O controlador NAND Flash precisa ter gerenciamento mais estável e uma correção mais abrangente Habilidade errada, a fim de reproduzir plenamente os recursos e benefícios do produto 3D NAND Flash.
O 3D TLC Flash depende do controlador NAND Flash para maior capacidade de correção de erros devido à arquitetura do processo. O mecanismo de proteção de correção de erro trifásico fornece uma solução de correção de erro de dados eficiente e de baixa potência para erros de dados de flash NAND , Amplie eficazmente a vida útil dos SSD 3D TLC Flash e melhore a confiabilidade do produto.