SSD (Solid-State Hard Disk) 보급률 및 채택률은 기업 및 일반 소비자 시장 모두에서 크게 증가했습니다. 기존 하드 드라이브에 비해 SSD의 이점은 전송 속도가 수배에 달하고 저전력 소모 및 저잡음으로 더 큰 용량을 포함합니다. 최근 몇 년 동안 솔리드 스테이트 드라이브의 저장 장치 당 비용은 계속 하락하여 전통적인 하드 디스크의 가격 차이가 점점 더 가까워지고 있습니다.이 시장은 기존의 하드 디스크를 점차적으로 대체하기 시작했습니다.
SSD에 대한 시장 수요는 고성능, 고용량 및 저비용으로 갈수록 증가하고 있으며, SSD의 주요 구성 요소 인 NAND Flash는 이러한 시장 요구에 대응하여 이러한 종류의 제품 기능을 필요로합니다.
시장 수요에 따라 솔리드 스테이트 드라이브 용량을 더욱 향상시키고 비트 당 비용을 줄이기 위해 기존의 2D NAND 플래시 공정은 지속적으로 축소되고 IC의 단위 면적당 필요한 트랜지스터 수는 지속적으로 증가하고 있습니다.
인텔의 창립자 중 한 명인 고든 무어 (Gordon E. Moore)는 1965 년에 무어의 법칙 (Moore 's Law)을 발표했는데, 단일 실리콘 칩의 트랜지스터 수는 18 개월에서 24 개월마다 두 배가 될 것입니다.
전통적인 2D NAND 플래시는 제조상의 어려움에 직면 해 있습니다.
2D NAND 플래시 아키텍처는 폴리 실리콘 등급 재료 (플로팅 게이트), 주로 각각의 저장 유닛을 식별하기 위해 사용될 수있는 플로팅 게이트로 전하 저장 메모리에 저장된 전하의 양을 사용하는 (셀)의 플로팅 게이트 층으로서 트랜지스터 증가시키는 수납 상태는 0 또는 1 (도. 1)이다.
프로세스 썸네일 거리는 20nm 이하의 각 저장 부 가까이의 플로팅 게이트 사이의 거리가 발생, 셀 간 간섭 결합 (커플 링)은 더욱 심각한 문제이다 (도. 2) 결합 간섭 메모리 것 저장 유닛은 오류 상태 데이터 저장을 초래하는 에러를 저장한다.
도 2 스케일링 프로세스 유래 세포 간 결합.
프로세스 수축은 물리적 한계가 있으며 기술적 인 어려움으로 프로세스가 계속 줄어들지 만 점진적으로 비용이 증가하지만 소비자 시장은 여전히 고용량 및 저비용 솔루션을 필요로합니다. 메모리 제조업체들은 3D NAND 플래시를 적극적으로 개발하기 시작했다.
3D NAND 플래시 기술은 2D NAND 플래시 공정의 소형화를 대체하기 위해 스택을 더 많이 사용합니다. 더 이상 공정 소형화 기술로는 아니지만 수직으로 스택하여 저장 용량을 늘리면 메모리 저장 용량을 해결할 수 있습니다. 부유 게이트는 셀 사이를 가깝게하여 심각한 커플 링 간섭의 문제를 야기하며 동시에 높은 제품 용량, 낮은 비용의 시장 요구를 달성합니다.
3 차원 낸드 플래시 제품 기능은 현재의 시장 요구를 충족시킬 수 있지만, 여전히 프로세스에 내재 된 문제가 있으며, NAND 플래시 컨트롤러와 일치시킬 필요가 더 높은 오류 수정 기능이 있습니다.
3D NAND 플래시의 구조는 SONOS라고 할 수있는 폴리 실리콘, 산화물, 질화물, 산화물 및 실리콘의 스택으로 구성됩니다.
SONOS의 물리적 특성으로 인해 전하 손실 가능성이 기존의 플로팅 게이트보다 클 수 있으며 판독 M 자 수가 MLC보다 작으므로 3D TLC 플래시 데이터 오류 확률 3D TLC 플래시를 사용하면 NAND 플래시 컨트롤러의 오류 수정 기능이 향상되어야합니다.
이를 위해 NAND 플래시 공급 업체는 LDPC (저밀도 패리티 체크) Hardbit 디코드, LDPC Softbit 디코드, SmartECC 엔진을 비롯한 3 단계 고효율 오류 보호 메커니즘을 개발하여 3D TLC NAND, 향상된 솔리드 스테이트 드라이브의 수명을 효과적으로 연장 할 수 있습니다. 제품 신뢰성.
4K LDPC 오류 수정 첫 번째 검사
LDPC의 오류 보호 단계에서는 4K Byte 단위로 오류 정정이 수행되며, NAND 플래시상에서 Page Program을 수행 할 경우 Spare Area 체크 데이터 코드는 4K 바이트의 데이터마다 생성되는 생성기 매트릭스 코드에 의해 생성됩니다.
NAND 플래시 데이터를 읽을 때 패리티 검사 행렬을 사용하여 코드 워드를 읽었을 때 오류가 있는지 확인합니다 (그림 3).
그림 3 LDPC 인 코드 / 디코드
하드 비트 디코드의 오류 정정 기능은 기존의 BCH와 유사하며,이 단계에서 비트 오류 수정을 통해 데이터를 수정합니다. Hardbit Decode 단계 오류를 수정할 수 없으면 Softbit Decode의 두 번째 단계로 들어갑니다.
소프트 빗 디코드 (Softbit Decode) 단계에서 오류 정정은 주로 LLR (Log-Likelihood Ratio) 대응표를 통해 이루어지며, LLR 대응표는 각 비트에 발생하는 오류 확률을 확률 통계로 기록하며, LLR 대응표 누적 된 오류 정정 경험에 따르면, 예를 들어, 3 차원 TLC 플래시, 해당 LLR 테이블 및 디지털 신호 처리 (DSP) 모듈을 사용하여 회사의 전자 플래시 NAND 플래시 공급 업체 그룹의 데이터 오류 정정 중, 최상의 디코딩 결과 및 오류 정정 능력을 얻기 위해 업데이트 된 LLR 테이블의 동적 생성이 오류 수정 성능을 향상시킵니다.
LDPC 패리티 보정 매트릭스 설계 프로세스는 LDPC 오류 수정의 효율성에 영향을 미칠 것입니다. 최적화가 발생 덜 수있을 수 있습니다 패리티 ECC 에러 정정 매트릭스를 위해 설계되지 않지만 현상은 해결할 수없는, 또한 ECC 오류의 많은 수에서 발생할 수있는, 수정 현상을 약화시키는 능력.
SmartECC에 들어가는 오류 수정 단계에서 오류 수정은 Page Flash를 기반으로합니다. 각 페이지가 NAND 플래시에 기록 될 때 페이지에 기록 된 데이터는 인코딩을 위해 SmartECC 엔진에도 전송됩니다. 인코딩 후, 이 단계 투과성 SmartECC 엔진의 데이터에 오류가 LDPC Hardbit / 소프트 비트 (softbit) 디코딩 프로세스를 통해 재구성 될 수 없다 발생했습니다 NAND 플래시.와 데이터를 기록 할 정정 코드와 대응하는 정정 코드 (ECC 패리티)를 생성 결과 교정 코드는 데이터 복구를 수행합니다.
NAND 플래시 성능을 보장하는 3 단계 오류 수정
오늘날 NAND 플래시 제조업체들은 2017 년 2D NAND 플래시를 능가하는 3D NAND 플래시를 지속적으로 출시하여 주류 시장 프로세스가되었습니다 .NAND 플래시 컨트롤러는보다 안정적인 관리와보다 포괄적 인 교정이 필요합니다. 3D NAND 플래시 제품의 기능 및 이점을 완벽하게 활용하기위한 잘못된 기능.
3D TLC 플래시는 NAND 플래시 컨트롤러를 사용하여 프로세스 아키텍처로 인한 높은 오류 수정 능력을 제공합니다 .3 위상 오류 수정 보호 메커니즘은 NAND 플래시 데이터 오류에 대한 효율적이고 저전력의 데이터 오류 수정 솔루션을 제공합니다 3D TLC 플래시 SSD의 서비스 수명을 효과적으로 연장하고 제품 신뢰성을 향상시킵니다.