ビジネスや消費者市場でのかどうかは、ソリッドステートディスク（SSD）の浸透と採用率は。迅速、かつ大容量と低消費電力、低ノイズ特性で数倍速い伝送速度を含む伝統的なハードディスクを超えるSSDのメリットを高めます近年では、単価あたりのソリッドステートドライブ・ストレージ・コストをこれまで以上に狭いスプレッドになってきている伝統的なハードドライブで、減少し続け、この市場は徐々に従来のハードな傾向を非推奨としてきました。
SSDの市場ニーズは、高性能化、高容量化、低コスト化の傾向にあります.SDDの主要コンポーネントであるNAND Flashは、こうした市場ニーズに対応するために、この種の製品機能も必要としています。
市場の要求に応じて、ソリッドステートドライブ容量をさらに向上させ、ビット当たりのコストを低減するために、従来の2D NANDフラッシュプロセスは縮小し続けており、ICの単位面積当たりに必要とされるトランジスタの数は絶えず増加している。
インテルの創設者の1人であるゴードン・E・ムーア氏は、1965年にムーアの法則を発表した.1つのシリコンチップ内のトランジスタの数は、18〜24ヶ月に2倍になるだろう。
従来の2D NANDフラッシュは製造上の課題に直面しています
2D NANDフラッシュアーキテクチャは、主に、フローティングゲートとして用いられる電荷蓄積メモリに蓄積される電荷の量は、それぞれの記憶部（セル）を識別するために使用することができ、ポリシリコングレード材料（フローティングゲート）のフローティングゲート層としてトランジスタに増加させることですストレージステータスは1または0です（図1）。
プロセスサムネイル距離が20nmの未満である各記憶部寄りのフローティングゲートとの間の距離を引き起こす、細胞 - 細胞干渉カップリング（結合）がさらに深刻な問題となっている（図2）結合された干渉は、メモリなりストレージユニットのストレージステータスエラー。ストレージデータのエラーが発生します。
図2プロセス導関数由来のセル間結合。
プロセスの縮小には物理的な限界があり、技術的な困難によりプロセスが縮小し続けていますが、徐々にコストが上昇しますが、コンシューマ市場は依然として高容量で低コストのソリューションを必要としています。メモリメーカーは、3D NANDフラッシュを積極的に開発し始めました。
3D NANDのフラッシュ技術は、2D NANDフラッシュプロセスの小型化を置き換えるために、より多くの層をスタック主にする。プロセスの小型化技術ではなく、垂直方向に積み重ねて容量を増やすことで、メモリストレージフローティングゲートはセル間に閉じて、ますます深刻な結合干渉の問題を引き起こし、同時により高い製品容量、より低いコストの市場需要を達成する。
3D NANDフラッシュ製品の機能は現在の市場ニーズを満たすことができますが、プロセスに固有の問題がまだ残っていますが、NANDフラッシュコントローラに合わせる必要があるのはエラー訂正能力が高いためです。
3D NANDフラッシュの構造は、ポリシリコン、酸化物、窒化物、酸化物およびシリコンのスタックから構成され、SONOSと呼ばれることがある。
SONOSの物理的特性のために、電荷損失の可能性は従来の浮遊ゲートのそれよりも大きく、読み出しMアレイはMLCよりも小さいので、3D TLCフラッシュデータエラーの確率3D TLCフラッシュでは、NANDフラッシュコントローラのエラー訂正能力を高める必要があります。
このため、NANDフラッシュ・サプライヤは、LDPC（低密度パリティ検査）を効果的に3D TLC NANDの寿命を延ばすことができHardbitデコード、LDPC Softbitデコード、SmartECCエンジン、を含む三段の誤り訂正と効率的な保護メカニズムを開発する、ソリッドステートドライブを強化製品の信頼性。
4Kバイトを最初にチェックにおけるLDPC誤り訂正
ページがNANDフラッシュに書き込まれLDPC誤り訂正保護相、4Kバイト（バイト）誤り訂正の単位である。（ページプログラム）、対応する領域（予備領域）での書き込み冗長性をくださいチェックデータコード（コードワード）。コード生成を介して検証データ（生成行列）符号化行列が生成され、このチェックデータコードが各4Kバイト単位のために生成されます。
NANDフラッシュは、データを読み取るときに、パリティ補正行列（パリティ検査行列）は、エラーが着信コードワード（図3）が発生したかどうかをチェックするために読み込まれます。
図3 LDPCエンコード/デコード
ハードディットデコードの誤り訂正能力は、従来のBCHと同様であり、この段階で、ハードデコードデコードフェーズの場合には、ビットエラーデータをチェックすることができますエラーを訂正できない場合は、第2段階のソフトビットデコードに入ります。
ソフトビットデコードフェーズでは、主に誤り訂正がLLR（Log-Likelihood Ratio）対応テーブルを用いて行われ、LLR対応テーブルは、各ビットに発生する誤りの確率を確率統計により記録し、LLR対応テーブル累積されたエラー訂正の経験によると、対応するLLRテーブルとデジタル信号処理（DSP）モジュールで、例えば電子のNANDフラッシュサプライヤーグループへのデータエラー訂正のうち、3D TLCフラッシュの会社は、更新されたLLRテーブルを動的に生成して最良の復号結果と誤り訂正能力を得、誤り訂正能力を向上させる。
LDPCパリティ補正行列の設計プロセスは、LDPCエラー訂正の効率に影響を与えます。最適化は、パリティECCエラー訂正行列のために設計されていないの発生の少ない数を持っているかもしれませんが、現象は修正することができない、また、ECCエラーの大多数に発生する可能性があり、修正この現象を弱める能力。
誤り訂正の単位でNANDフラッシュページ（ページ）に基づいて、SmartECC誤り訂正段階に入る。NANDフラッシュに書き込まれる各ページに、ページデータを同時に符号化を行いますSmartECCエンジンに書き込まれる、符号化されますデータがエラーである場合。訂正コードでNANDフラッシュとデータを書き込むと、対応する訂正コード（ECCパリティ）を生成し、この段階透過SmartECCエンジンにおいて、LDPC Hardbit / Softbitデコード処理を介して再構成することができない発生しまし結果の較正コード、データ回復を行う。
NANDフラッシュの性能を保証するための三相誤差補正
今日、NANDフラッシュ・メーカーが3次元NANDフラッシュをインポートするために徐々に切り替えて、3次元NANDフラッシュの出荷台数は2017年に主流のプロセスになって、2次元NANDフラッシュを超えていた。NANDフラッシュ・コントローラは、補正のより安定し、より総合的な管理を持ってできるようにする必要がありますフル3D NANDフラッシュ製品の機能と利点を再生するには、間違った能力。
ため、プロセスの構造の3次元TLCフラッシュ、NANDフラッシュ・コントローラに依存して、より高い誤り訂正能力を有し、三段の誤り訂正及び保護メカニズム、エラーが発生したときにNANDフラッシュ・データを提供するデータのエラー訂正溶液の、高効率、低消費電力、効果的に3D TLCフラッシュSSDの寿命を延長し、製品の信頼性を向上させます。