Ob in der Wirtschaft oder Verbrauchermarkt, Solid State Disk (SSD) Durchdringung und Akzeptanz erhöht schnell. Die Vorteile von SSDs gegenüber herkömmlicher Festplatte schwierig, die Übertragungsgeschwindigkeit mehrmals schneller enthält, und mit größerer Kapazität und einem niedrigen Stromverbrauch und geringen Geräuscheigenschaften In den letzten Jahren sind die Kosten pro Speichereinheit für Solid State Drives weiter gesunken, was dazu geführt hat, dass sich die Preislücke zu herkömmlichen Festplatten immer mehr annähert und der Markt allmählich auf traditionelle Festplatten umgestellt wird.
Die Nachfrage nach SSDs für den Markt steigt tendenziell in Richtung höherer Leistung, höherer Kapazität und niedrigerer Kosten.NAND Flash, der Hauptbestandteil von SSDs, benötigt diese Art von Produkteigenschaften ebenfalls als Antwort auf diese Marktnachfrage.
Um die Kapazität des Halbleiterspeichers weiter zu verbessern und die Kosten pro Bit zu senken, skaliert der traditionelle 2D-NAND-Flash-Prozess mit der Marktnachfrage weiter und die Anzahl der pro Flächeneinheit eines IC benötigten Transistoren steigt ständig.
Als Gordon E. Moore, einer der Gründer von Intel, 1965 das sogenannte Mooresche Gesetz vorlegte, wird sich die Anzahl der Transistoren in einem einzigen Siliziumchip alle achtzehn bis vierundzwanzig Monate verdoppeln.
Traditioneller 2D-NAND-Flash steht vor Herausforderungen bei der Herstellung
2D-NAND-Flash-Architektur ist in dem Transistor als Floating-Gate-Schicht aus Polysilicium Gradmaterial (Floating Gate) zu erhöhen, wird in erster Linie als ein Floating-Gate, die Ladungsmenge durch die Ladungsspeicher Speicher gespeichert verwendet werden kann, die jeweilige Speichereinheit (die Zelle) zu diskriminieren der Speicherzustand 0 oder 1 (Fig. 1).
Prozess bewirkt, dass die Miniatur Abstand zwischen dem Floating-Gate jeder Speichereinheit näher, wenn der Abstand kleiner als 20 nm, Cell-to-Cell Störeinkopplungen (Kupplung) noch ernsteres Problem (Fig. 2), die mit Störungen werden ein Speicher die Speichereinheit speichert einen Fehlerstatus, einen Fehler bei der Datenspeicherung führt.
Figur 2 Skalierungsprozess abgeleitete Zell-to-Cell-Kopplung.
Prozessskalierung hat bestimmte physikalische Grenzen, und der Prozess Miniatur fortgesetzt, aufgrund technischer Schwierigkeiten, die Kosten schrittweise verbessern. Allerdings ist der Consumer-Markt muß noch höhere Kapazität, kostengünstigere Lösung. Im Hinblick darauf, die jeweils Speicherhersteller begann, sich aktiv 3D-NAND-Flash-Entwicklung.
3D-NAND-Flash-Technologie vor allem durch den Stapel von Schichten mehr 2D-NAND-Flash-Miniatur-Prozess zu ersetzen. Dieser Prozess ist nicht mehr durch Techniken Skalierung, sondern durch die vertikalen Stapel die Kapazität der Speichereinheit zu erhöhen, wobei die Lösung, da der Speicher Nähe zwischen den Gate-Zellen schwimmen, die durch die Kupplung verursachten Störungen zunehmend ernstes Problem, Produkt, während höhere Kapazität zu erzielen, niedriger Kosten gefragt.
Obwohl die 3D-NAND-Flash-Produkt-Features die aktuellen Marktanforderungen erfüllen können, aber es gibt immer noch Probleme inhärent in dem Prozess, und die Übereinstimmung mit dem NAND-Flash-Controller muss eine höhere Fehlerkorrektur-Fähigkeit.
Die Struktur des 3D-NAND-Flash besteht aus einem Stapel aus Polysilizium, Oxid, Nitrid, Oxid und Silizium, der als SONOS bezeichnet werden kann.
Aufgrund der physikalischen Eigenschaften von SONOS ist die Wahrscheinlichkeit eines Ladungsverlustes größer als bei einem herkömmlichen Floating Gate, und das Read M Argin ist kleiner als das MLC, also die Wahrscheinlichkeit von 3D TLC Flash Datenfehlern Höher, also mit dem 3D TLC Flash, muss der NAND Flash Controller eine höhere Fehlerkorrektur haben.
Zu diesem Zweck werden NAND-Flash-Lieferanten entwickeln eine dreistufiges Fehlerkorrektur und effiziente Schutzmechanismen einschließlich LDPC (Low-Density Parity-Check) Hardbit Decode, LDPC Softbit Decode, SmartECC Engine, die effektiv die Lebensdauer von 3D-TLC NAND erweitern können, erweiterten Solid State Drives Produktzuverlässigkeit.
Zu 4K LDPC Fehlerkorrektur zuerst überprüfen
LDPC Fehlerkorrektur Schutzphase und ist 4K Bytes (Byte) Einheiten der Fehlerkorrektur. Wenn die Seite auf NAND-Flash-tun (Seite Program) geschrieben wird, die Schreib Redundanz in dem entsprechenden Bereich (Ersatz Area) Der Prüfdatencode wird durch einen Generator-Matrixcode erzeugt, der alle 4 KB Daten erzeugt wird.
Wenn die NAND-Flash-Daten zu lesen, wird die Paritätskorrekturmatrix (Parity Check Matrix) gelesen werden, um zu überprüfen, ob ein Fehler aufgetreten ist, ankommendes Codewort (Fig. 3).
Abbildung 3 LDPC Encode / Decode
Wenn bestätigt Lesefehler aufgetreten, Fehlerkorrektur wird die erste Phase der Hardbit Decode tun. Hardbit Decode Fehlerkorrekturfähigkeit ähnlich dem herkömmlichen BCH tritt die Daten Bitfehler durch korrekte Überprüfung, ob noch in Hardbit Decode Stufe in diesem Stadium Nicht in der Lage, den Fehler zu korrigieren, wird es in die zweite Phase Softbit Decode eintreten.
In Softbit Dekodierstufe, vor allem durch eine Fehlerkorrektur LLR (Log-Likelihood Ratio) Korrespondenztabelle. LLR Korrespondenztabelle jeder Bit Fehlerwahrscheinlichkeit der Übertragungswahrscheinlichkeit auf statistische Weise. LLR durch die Fehlerübereinstimmungstabelle aufzeichnen kann auftreten, zu Fehlerkorrekturdaten. im NAND-Flash-Lieferanten Phison Beispiel die Firma für 3D-Flash-TLC mit dem entsprechenden LLR und eine Entsprechungstabelle mit digitaler Signalverarbeitung (DSP) -Modul, gemäß der Erfahrung gesammelt Korrektur, Dynamische Generierung der aktualisierten LLR-Tabelle, um die besten Decodierergebnisse und Fehlerkorrekturfunktionen zur Verbesserung der Fehlerkorrekturleistung zu erhalten.
LDPC-Paritätskorrekturmatrix Design-Prozess wird die Effizienz der LDPC Fehlerkorrektur beeinflussen. Optimierung ist so konzipiert, nicht für die Parität ECC-Fehlerkorrekturmatrix konnte eine geringere Anzahl von Vorkommen, aber das Phänomen nicht korrigiert werden kann, kann auch in großer Anzahl von ECC-Fehlern auftritt, Korrekturen Die Fähigkeit, das Phänomen zu schwächen.
Die Eingabe SmartECC Fehlerkorrekturstufe, basierend auf NAND-Flash-Seite (Seite) in Einheiten von Fehlerkorrektur. In jeder Seite, wenn sie in den NAND-Flash geschrieben, werden die Seite von Daten in die SmartECC Engine geschrieben werden die Codierung in der gleichen Zeit tun, wird verschlüsselt erzeugen eines entsprechenden Korrekturcode (ECC Parität), mit dem Korrekturcode-Daten mit NAND-Flash schreiben., wenn die Daten ein Fehler aufgetreten ist nicht durch LDPC Hardbit / Softbit Dekodierungsprozess, permeable in diesem Stadium Motor SmartECC rekonstruiert werden kann Der resultierende Kalibrierungscode, um Daten wiederherzustellen.
Drei-Phasen-Fehlerkorrektur zur Sicherstellung der NAND-Flash-Leistung
Heute haben NAND-Flash-Hersteller sukzessive 3D-NAND-Flash eingeführt, das 2017 den 2D-NAND-Flash überflügelt hat, um der Mainstream-Marktprozess zu werden.NAND-Flash-Controller muss stabilere Verwaltung und umfassendere Korrektur haben Falsche Fähigkeit, um 3D-NAND-Flash-Produktfunktionen und -vorteile vollständig zu spielen.
3D TLC Flash basiert auf dem NAND Flash-Controller für eine höhere Fehlerkorrektur aufgrund der Prozessarchitektur.Der Drei-Phasen-Fehlerkorrektur-Schutzmechanismus bietet eine effiziente und energiesparende Datenfehlerkorrekturlösung für NAND-Flash-Datenfehler Effektive Verlängerung der Lebensdauer von 3D-TLC-Flash-SSDs und Verbesserung der Produktzuverlässigkeit.