Les taux de pénétration et d'adoption des disques durs SSD ont considérablement augmenté, tant sur le marché des entreprises que sur celui des consommateurs: les disques SSD présentent plusieurs fois plus de vitesse de transmission et une plus grande capacité avec une faible consommation d'énergie et un faible bruit Au cours des dernières années, le coût par unité de stockage pour les disques SSD a continué à baisser, ce qui a rapproché les écarts de prix des disques durs traditionnels et s'est progressivement orienté vers le remplacement progressif des disques durs traditionnels.
La demande du marché pour les SSD tend vers une performance plus élevée, une capacité plus élevée et un coût moindre.NAND Flash, le composant principal des SSD, a également besoin de ce type de fonctionnalités pour répondre à cette demande du marché.
Avec la demande du marché, afin d'améliorer encore la capacité de disque SSD et de réduire le coût par bit, le processus traditionnel de Flash NAND 2D continue de se réduire et le nombre de transistors nécessaires par unité de surface d'un CI augmente constamment.
Comme Gordon E. Moore, l'un des fondateurs d'Intel, a présenté la soi-disant Loi de Moore en 1965 - le nombre de transistors dans une seule puce de silicium va doubler tous les dix-huit à vingt-quatre mois.
Le Flash NAND 2D traditionnel fait face à des défis de fabrication
l'architecture 2D Flash NAND consiste à augmenter dans le transistor en tant que couche de grille flottante de matériau de qualité de polysilicium (grille flottante), est principalement utilisé comme une grille flottante de la quantité de charge stockée par la mémoire de stockage de charge peut être utilisé pour discriminer l'unité de stockage respective (le téléphone mobile) L'état de stockage est 1 ou 0 (Figure 1).
vignette du processus provoque la distance entre la grille flottante de chaque unité de stockage plus proche, lorsque la distance est inférieure à 20 nm, l'interférence de cellule à cellule de couplage (couplage) est encore plus grave problème (fig. 2) une interférence couplé sera une mémoire Erreur d'état de stockage de l'unité de stockage, entraînant une erreur de données de stockage.
Figure 2 dérivé dérivé de cellule-à-cellule dérivé de processus.
Le rétrécissement du procédé a quelques limites physiques, et le processus continue à se rétrécir, en raison de difficultés techniques, mais augmente aussi graduellement les coûts, mais le marché de la consommation a encore besoin de solutions plus puissantes et moins coûteuses. Les fabricants de mémoire ont commencé à développer activement le Flash NAND 3D.
3D NAND Flash technologie principalement par la pile plus de couches pour remplacer la miniaturisation du processus Flash NAND 2D.Ce n'est plus par la technologie de miniaturisation de processus, mais en empilant verticalement l'unité de stockage pour augmenter la capacité, à résoudre parce que le stockage de mémoire La porte flottante se ferme entre les cellules, ce qui entraîne un problème d'interférence de couplage de plus en plus grave, tout en augmentant la capacité du produit et en réduisant la demande du marché.
Bien que les caractéristiques du produit 3D NAND Flash puissent répondre aux besoins actuels du marché, il existe toujours des problèmes inhérents au processus et le fait que le contrôleur Flash NAND ait des capacités de correction d'erreur plus élevées.
La structure du Flash NAND 3D est composée d'un empilement de polysilicium, d'oxyde, de nitrure, d'oxyde et de silicium, que l'on peut appeler SONOS.
En raison des caractéristiques physiques de SONOS, le risque de perte de charge est plus grand que celui d'une porte flottante traditionnelle, et la marge de lecture est plus petite que la MLC, donc la probabilité d'erreurs de données Flash TLC 3D Plus élevé, donc avec le flash TLC 3D, le contrôleur de flash NAND doit avoir une capacité de correction d'erreur plus élevée.
A cette fin, les fournisseurs NAND Flash développeront une correction d'erreur en trois étapes et les mécanismes de protection efficaces, y compris LDPC (Low-Density Parity-Check) Hardbit Decode, LDPC softbit Decode, SmartECC moteur, ce qui peut effectivement prolonger la durée de vie de la 3D TLC NAND, amélioré les lecteurs de l'état solide Fiabilité du produit
Pour la correction d'erreur 4K LDPC, vérifiez d'abord
phase de protection correction d'erreur LDPC et est 4K octets (octets) unités de correction d'erreur. Lorsque la page est écrite NAND Flash faire (page Programme), la redondance d'écriture dans la zone correspondante (zone de rechange) Le code de données de contrôle est généré par un code de matrice de générateur, qui est généré tous les 4K octets de données.
Lors de la lecture des données Flash NAND, la matrice de vérification de parité est utilisée pour vérifier les erreurs dans le mot de code lu (Figure 3).
Figure 3 Encodage / décodage LDPC
S'il est confirmé qu'une erreur de lecture se produit, la première phase de correction d'erreur de décodage sera exécutée Hardbit Décoder la capacité de correction d'erreur similaire au BCH traditionnel, à ce stade par la correction d'erreur de bit pour corriger les données, si la phase de décodage Impossible de corriger l'erreur, il entrera dans la seconde phase Softbit Decode.
Dans l'étape softbit Decode, principalement par correction d'erreur LLR (Log-vraisemblance Ratio) table de correspondance. Table de correspondance LLR pour enregistrer chaque probabilité d'erreur de bit de la probabilité de transmission d'une manière statistique. LLR de table de correspondance d'erreurs peuvent se produire à des données de correction d'erreur. fournisseur de flash NAND Phison exemple, la société 3D pour TLC flash, avec le LLR correspondant et une table de correspondance avec le module de traitement de signal numérique (DSP), selon l'expérience accumulée correction, générer dynamiquement une LLR mise à jour correspondant à la table pour obtenir les meilleures capacités de correction de résultat de décodage et d'erreurs, afin d'améliorer les performances de correction d'erreur.
processus de conception de matrice de correction de parité LDPC aura une incidence sur l'efficacité de la correction d'erreur LDPC. L'optimisation n'est pas conçu pour la matrice de correction d'erreur ECC de parité peut avoir moins nombre d'occurrences, mais le phénomène ne peut pas être corrigée, peut également se produire dans un grand nombre d'erreurs ECC, corrections La capacité à affaiblir le phénomène.
Saisie étape de correction d'erreur SmartECC, basée sur la page NAND Flash (Page) en unités de correction d'erreur. Dans chaque page lors de l'écriture dans le NAND Flash, les données de page est écrite dans le moteur SmartECC fera le codage en même temps, sera codé générer un code de correction correspondant (parité ECC), avec le code de correction va écrire les données avec flash NAND. lorsque les données sont une erreur se produit ne peut pas être reconstruit à travers LDPC Hardbit / softbit processus de décodage, à ce stade, perméable à moteur SmartECC Le code d'étalonnage résultant, pour faire la récupération de données.
Correction d'erreur triphasée pour assurer la performance Flash NAND
Aujourd'hui, les fabricants de Flash NAND ont successivement introduit le Flash NAND 3D, qui a dépassé le Flash NAND 2D en 2017 pour devenir le grand marché.Le contrôleur Flash NAND doit avoir une gestion plus stable et une correction plus complète. Mauvaise capacité, afin de jouer pleinement les fonctionnalités et les avantages du produit 3D NAND Flash.
3D TLC Flash s'appuie sur le contrôleur Flash NAND pour une plus grande capacité de correction d'erreur grâce à l'architecture de processus Le mécanisme de protection contre les erreurs triphasées fournit une solution de correction d'erreurs de données efficace et faible pour les erreurs de données Flash NAND , Augmentez efficacement la durée de vie des disques SSD 3D TLC Flash et améliorez la fiabilité du produit.