Industriepartner und Forscher haben in jüngster Zeit bedeutende Fortschritte bei der Anwendung des maschinellen Lernens auf das Problem des dornigen Chipdesigns gemacht, wie eine Podiumsdiskussion auf der DesignCon in diesem Jahr zeigte, die den Einsatz menschlicher Arbeitskraft in der elektronischen Entwurfsautomatisierung (EDA) zeigt. Intelligenz (KI) ist derzeit ein sehr beliebtes Thema, und auf der Konferenz wurden nicht nur viele zusammenhängende Artikel veröffentlicht, sondern auch viele Teilnehmer wurden von der Podiumsdiskussion angezogen.
Im vergangenen Jahr hat CAEML vier weitere neue Partner hinzugewonnen, ein Forschungsteam von 13 Industrievertretern und drei Universitäten, das die Breite und Tiefe seiner Arbeit weiter ausbaut .
"Letztes Jahr haben wir uns hauptsächlich auf Signalintegrität und Energieintegrität konzentriert. In diesem Jahr haben wir das Produktportfolio in Systemanalytik, Silizium und Chipsätze aufgeteilt", sagte Christopher Cheng, ein ausgezeichneter technischer Experte bei Hewlett-Packard Enterprise (HPE) und Mitglied von CAEML. Layout und glaubwürdiges Plattformdesign haben den größten Fortschritt in der Vielfalt der Forschung gemacht. '
Paul Franzon, ein herausragender Professor an der NC State University, sagte: "Die Bayes'sche Optimierung und die Convolutional Neural Networks (CNN) haben die Funktionalität von DFM erheblich verbessert, und wir haben begonnen Erwägen Sie, synchrones Lernen im Designprozess zu verwenden. "Die North Carolina State University ist eine der drei Partneruniversitäten von CAEML.
Madhavan Swaminathan, Professor am Georgia Institute of Technology, einer weiteren an CAMEL angegliederten Schule, sagte: "Eine der Herausforderungen, mit denen wir konfrontiert sind, besteht darin, die Daten des Unternehmens zu erhalten, da die meisten ihrer Daten urheberrechtlich geschützt sind. Wir haben also verschiedene Handhabungsmechanismen entwickelt, die alle gut funktionieren, aber immer noch viel länger als erwartet. "
CAEML wurde von Analog Devices, Cadence, Cisco, IBM, Nvidia, Qualcomm, Samsung und Xilinx gegründet Xilinx) Unterstützung von neun Anbietern, beginnend mit Bereichen von Interesse gehören High-Speed-Interconnect, Energieübertragung, System-Level elektrostatische Entladung, IP-Core-Wiederverwendung und Design Rules Check.
EDA-Anbieter wie Cadence Design Systems begannen schon in den frühen 1990er Jahren mit der Erforschung des maschinellen Lernens. David White, Senior Director für Forschung und Entwicklung bei Cadence, sagte, dass die Technologie erstmals 2013 in seine Produkte eingeführt wurde Data Mining erstellt ein maschinelles Lernmodell für die parasitäre Parameterextraktion.
Bisher hat Cadence bereitgestellten Tools für seine mehr als 1,1 Millionen Arten von Maschinenlernmodellen, und verwendet wird, um die Beschleunigung über die Zeit zu berechnen. Die nächste Phase der Produktentwicklung ist das Layout und Routing-Tools, damit sie von den menschlichen Designern lernen, und empfohlene Lösungen können die Optimierung der Betriebszeit beschleunigen. Weiß erklärt, diese Lösungen in Verbindung mit lokaler und Cloud-basierten Verarbeitung verwendet werden können, den Vorteil der parallelen Systeme und großer Datenmengen zu nehmen.
Technologie für maschinelles Lernen Anwendungen und die neuesten Entwicklungen
Sashi Obilisetty Synopsys R & D Direktor, sagte auf fortschrittlichem Prozessknoten, unter Verwendung der globale Wunde vorhandenen Algorithmen (global routing) Werkzeug hat seine Grenze erreicht, so dass sie begann die Chipdatenrate zu reduzieren Timing Closure zu erreichen.
Sie fügte hinzu, dass Taiwan Semiconductor Manufacturing Co. im vergangenen Jahr maschinelles Lernen nutzte, um das globale Wickeln vorherzusagen, was zu einer Geschwindigkeitserhöhung von 40 MHz führte, Nvidia nutzte maschinelles Lernen, um das Chipdesign vollständig abzudecken und Simulationen zu reduzieren.
Die Experten, die an dem Panel teilgenommen haben, sagten, dass sie viele Möglichkeiten in der Branche sahen, Maschinenlerntechniken zu verwenden, um spezifische Entscheidungen zu automatisieren und den gesamten Designprozess zu optimieren.
Insbesondere erforschen Forscher Möglichkeiten, heutige Simulatoren durch schnellere KI-Modelle zu ersetzen, sagt Georgia Institute of Technology Swaminathan, ein relativ langsamer Simulator, der zu Zeitfehlern, analogen Schaltungsungleichgewichten und Chip-Re-Streaming führen könnte (respin) Modellierungsprobleme. Darüber hinaus kann maschinelles Lernen die IBIS-Verhaltensmodellierung in Hochgeschwindigkeitsverbindungen ersetzen.
Zusätzlich zu den neuronalen Netzwerkmodellen, die von Amazon, Google und Facebook Photo Search und Spracherkennungsdiensten angeboten werden, verwenden Chipforscher auch Data Mining, statistisches Lernen und andere Tools.
Franzon von der North Carolina State University berichtete über die Verwendung eines Proxy-Modells zur Optimierung des endgültigen physikalischen Designs in vier Iterationen, verglichen mit Ingenieuren, die bis zu 20 Aufgaben bewältigen mussten. Ähnliche Techniken wurden verwendet, um analoge Schaltungen zu kalibrieren, Kanal-Interconnect-Set-Transceiver.
AI kann Dutzende von Optionen in EDA-Tools (manchmal auch als Drehregler bezeichnet) setzen, um den Automatisierungsprozess zu beschleunigen. "Diese Tools haben Knöpfe, die manchmal unklar definiert sind und oft eine unscharfe Beziehung zu den erwarteten Ergebnissen haben. "
HPE verwendet derzeit neuronale Netze und Hyperebenen-Klassifikatoren zur Vorhersage von Fehlerszenarien auf der Grundlage von Daten wie Spannung, Temperatur und Strom von Solid-State-Laufwerken (SSDs).
Cheng sagte: "Das Training erfordert eine große Menge an Daten, und bis jetzt ist der Klassifikator statisch, aber wir wollen die Zeitdimension mit RNNs erhöhen anstatt nur gute / schlechte Tags, Es gibt ein Time-to-Failure-Tag, und in Zukunft wollen wir diese Arbeit auf mehr Parameter und allgemeine Systemfehler ausdehnen. '
Zusammenstellung: Susan Hong