En el reciente Encuentro Internacional de Dispositivos de Electrones (IEDM) 2017 en San Francisco, Estados Unidos, Intel reveló detalles del plan para usar material de cobalto para algunas de las interconexiones en el nodo de proceso de 10nm. GlobalFoundries describe cómo la compañía está haciendo su primera batalla con su tecnología de litografía EUV para su nodo de proceso de 7nm.
Intel dijo que utilizará cobalto en las dos capas inferiores de la interconexión del nodo de 10 nm para lograr una movilidad de los electrones de 5 a 10 veces mejor y el doble a través de la resistencia. Presidente del Instituto de Investigación del Mercado VLSI Research El presidente ejecutivo, G. Dan Hutcheson, dijo que esta es la primera vez que los fabricantes de chips comparten planes para aplicar materiales de cobalto para procesar tecnologías que durante mucho tiempo han sido consideradas candidatos dieléctricos potenciales.
Globalfoundries previamente dijo que usaría EUV 7 nodo nm, la compañía introduce una plataforma basada en la fotolitografía completamente inmersión, pero está diseñado para ser introducido en el EUV En un nivel particular con el fin de mejorar el tiempo de ciclo y la eficiencia de fabricación; la empresa CEO de la tecnología y Gary Patton, vicepresidente de investigación y desarrollo global en una entrevista con EE Times entrevista, EUV todavía hay algunos problemas que resolver, entre ellos la película máscara protectora (película) y la tecnología de detección. GLOBALFOUNDRIES actualmente instalada en Fab 8 fab en el estado de Nueva York Las primeras herramientas de producción de volumen de EUV.
En una entrevista con EE Times, Hutcheson dijo que estaba impresionado con los informes técnicos de Intel y Globalfoundries sobre IEDM, pero agregó que la falta de detalles técnicos sigue siendo decepcionante para los tecnólogos duros, pero los fabricantes de chips por lo general quieren mantener la información técnica patentada: "estas personas no están dispuestas a renunciar a nada;" también dijo que las dos empresas han demostrado una nueva tecnología para mejorar la densidad de transistores lógicos, en comparación con la anterior generación de la tecnología puede más del doble, esto significa que la industria aún sigue la ley de Moore (Ley de Moore s) pasos.
Intel y Globalfoundries han lanzado anteriormente la última tecnología de proceso: el nodo de 10 nanómetros de Intel debutó en marzo utilizando la tecnología de cuadrícula autoalineada (SAQP) con un ancho de aleta de 7 nm y una altura de 46 Nano, estructura FinFET de paso de 34 nm.
Se dice que Globalfoundries, que debutó el proceso de 7nm por primera vez en septiembre utilizando SAQP para fabricar aletas y doble metalización, tiene una densidad lógica aumentada de 2.8 en comparación con el proceso de 14nm que la compañía otorga a Samsung. Un 40% más de rendimiento y un 55% menos de potencia. Los procesos de Intel y Globalfoundries admiten múltiples umbrales de voltaje.
El material dieléctrico enciende una nueva guerra
El cobalto Intel para la metalización de contacto (contactos de metalización), pueden ser diferenciadas de las características del proceso de fabricación de semiconductores avanzada en el campo de batalla nodo 10 nm; Globalfoundries 7 nodo nm continuará en la industria de semiconductores en los últimos nodos de cobre / Dieléctricos de baja k.
GLOBALFOUNDRIES a cargo de Patton y 7 equipo técnico dijo en nanotecnología miembro prominente entrevista Basanth Jagannathan con EE Times después de una rueda de IEDM, continúan utilizando cobre / low-k material dieléctrico es porque tiene las ventajas de fiabilidad, reducir la complejidad técnica y el buen Riesgo de tasa: "Todavía hay mucho espacio para la utilización del material de cobre".
Otra de las diferencias significativas en las características tecnología de proceso de GLOBALFOUNDRIES, es la sección trasera metalizada de doble modelado; Jagannathan en esta presentación se describen, para una posible ventaja de densidad uso SAQP, pero los clientes dependerá de la flexibilidad de perjuicio grave "que ofrecemos. una tecnología de fundición "señaló:" la necesidad de atender a una variedad de diferentes diseños "Pattom en el EE Times dijo que el uso continuo de doble patrón en BEOL," no quiere decir que no somos lo suficientemente densa, y no todo.. sobre espaciamiento; que son otro enfoque algo diferente para alcanzar los objetivos de densidad ".
Por IEDM, Intel reveló que, además de 10 nanómetros detalles del proceso de fabricación, también proporciona otro documento introduce los números de tecnología de procesos FinFET de 22 nanómetros de baja potencia, sino también a Hutcheson VLSI Investigación quedó impresionado y dijo que este proceso se considera ── teléfono aplicación de RF y elección ideal ── ilustrar una nueva tendencia es la industria de la fundición se apresuran a "volver" para optimizar el nodo de proceso más antiguo.
GLOBALFOUNDRIES de Patton en IEDM de este año también galardonado con el Premio IEEE Frederik Philips, en reconocimiento a su influencia en la industria, así como los logros que conducen al desarrollo de la tecnología microelectrónica avanzada, para promover la cooperación en programas de investigación y desarrollo; dijo que su primera vez fue un estudiante IEDM Y ya era hace 35 años.
El jefe de tecnología de Globalfoundries Gary Patton