2017 년 연간 IEEE 국제 전자 기기 회의 (국제 전자 장치 회의, IEDM) 인텔 (인텔)에 개최 샌프란시스코에서 오늘 상호 연결 층 10 나노 공정 노드의 부분에 코발트 (코발트) 프로그램 자료의 세부 사항을 공개 GlobalFoundries는 자사의 7nm 공정 노드에 대한 EUV 리소그래피 기술과의 첫 번째 전투를 어떻게 진행하고 있는지 설명합니다.
인텔은 10 나노 노드 인터커넥트의 하단 2 층에 코발트를 사용하여 전자 이동도를 5 배에서 10 배, 비어 저항을 2 배로 늘릴 것이라고 말했다. G. 댄 허치슨 (Dan Hutcheson) 최고 경영자는 칩 제조업체들이 잠재적 인 유전체 후보로 오랫동안 고려 되어온 공정 기술에 코발트 물질을 적용 할 계획을 공유 한 것은 이번이 처음이라고 밝혔다.
GLOBALFOUNDRIES 이전은 EUV 7 nm의 노드를 사용하는 것이 특징은 회사가 완전히 침지 리소그래피 기반 플랫폼을 도입하지만, 사이클 시간 및 제조 효율을 개선하기 위해 특정 수준에서, EUV에 도입 될 수 있도록 설계되고, 회사 기술 CEO 게리 패튼, EE 타임즈 인터뷰와의 인터뷰에서 글로벌 연구 개발 담당 부사장, EUV 마스크 보호 필름 (박막) 및 탐지 기술을 포함한 해결하기 위해 여전히 몇 가지 문제점이있다. Globalfoundries의 현재 뉴욕 주 북부에 팹 8 팹에 설치 EUV 생산 도구의 첫 번째 세트.
Hutcheson은 EE Times와의 인터뷰에서 Intel 및 Globalfoundries의 IEDM 기술 브리핑에 깊은 인상을 받았지만 하드 코어 기술자에게는 기술 세부 사항의 부족이 여전히 실망 스럽다고 덧붙였습니다. 그는 "이 사람들은 아무것도 기꺼이 포기하지 않을 것"이라고 말했다. 그는 또한 양사는 로직 트랜지스터 밀도면에서 이전 세대의 기술보다 두 배 이상 많은 신기술을 달성 할 수 있었으며, 이것은 업계가 여전히 무어의 법칙의 발자취를 따르고 있음을 의미합니다.
Intel과 Globalfoundries는 이전에 최신 공정 기술을 발표 한 바 있으며 3 월에 Intel의 10 나노 미터 노드는 핀 너비가 7 nm이고 높이가 46 인 SAQP (self-aligned quadruple patterning) 기술을 사용하여 데뷔했다. 나노, 34 nm 피치 FinFET 구조.
9 월에 처음으로 SAQP를 사용하여 핀과 이중 금속 화를 위해 7nm 공정을 선보인 Globalfoundries는 삼성에서 라이센스 한 14nm 공정에 비해 2.8의 로직 밀도를 증가 시킨다고한다 40 % 향상된 성능, 55 % 더 낮은 전력 Intel 및 Globalfoundries 프로세스는 다중 전압 임계 값을 지원합니다.
유전체 물질이 새로운 전쟁을 일으킨다.
연락처 금속 (연락처 금속), 10 나노 노드 전장의 첨단 반도체 제조 공정의 특성에 차이가있을 수 있습니다 용 인텔 코발트, Globalfoundries의 7 나노 노드는 구리의 마지막 몇 노드에서 반도체 산업에 계속 / 저 유전체 물질 (낮은 -k 유전체).
패튼 7 기술팀 담당 Globalfoundries의, 그것은 신뢰성의 장점을 가지고 있기 때문에 구리 / 저 유전체 (low-k) 물질이 계속 사용하는 기술적 인 복잡성과 좋은 감소 IEDM 브리핑 후 EE 타임즈와 나노 기술의 저명한 회원 Basanth Jagannathan의 인터뷰에서 말했다 변동 위험 : "공간이 많은 구리 재질 사용이 여전히 존재한다."
특성 Globalfoundries의 공정 기술에서 또 다른 중요한 차이가 두 번 패턴의 금속 뒷 부분이며,이 프레젠테이션에서 Jagannathan 가능한 사용 SAQP 밀도의 장점에 대해 설명하지만, 고객은 심각한 편견의 유연성에 의존 "우리는 제공합니다. 파운드리 기술은있다 "고 지적했다 :"다른 디자인의 다양한 수용 할 필요가 "Pattom EE 타임즈는 BEOL에서 더블 패터닝의 지속적인 사용은 말했다에"우리가 모든 것을 충분하지 조밀하지 않고, 의미하지 않는다.. 간격은 밀도 목표를 달성하는 것과 다소 다른 접근 방식에 있습니다. "
IEDM에서 인텔은 10 나노 미터 제조 공정의 세부 사항에 추가하여, 또 다른 논문은 저전력 22 나노 미터의 FinFET 공정 기술의 번호를 소개하고, 또한 허치슨 VLSI 리서치는 인상을 받았다에 제공하는 것으로 나타났다 그는이 과정은 전화 ── 고려하고 있다고 말했다 새로운 트렌드를 설명 ── RF 및 이상적인 선택의 응용 프로그램은 파운드리 산업은 기존의 공정 노드를 최적화하기 위해 "위로"에 돌진하는 것입니다.
올해의 IEDM에서 패튼의 Globalfoundries의도 연구 개발 프로그램 협력을 촉진하기 위해, 고급 마이크로 전자 기술의 발전을 선도하는 성과뿐만 아니라 산업에 대한 그의 영향력의 인식에서, IEEE 프레드릭 필립스 상을 수상, 그는 처음으로 학생 IEDM라고 말했다 그리고 그것은 35 년 전에 이미.
Globalfoundries의 기술 책임자 게리 패튼