Feng Dan aus drei Aspekten Memristor bezogenen Entwicklung eingeführt wird, ist die erste Marktnachfrage prognostiziert IDC, dass die Datenmenge weltweit bis zum Jahr 2020 wird die Nachfrage nach Speicher, einschließlich High-Performance Computing 40ZB, leistungsstarke Datenmenge, auf der anderen Seite erreichen Speicheranforderungen, sowie eine Vielzahl von Netzwerk-Anwendungen, die Nachfrage nach Speicher ist schneller. 12306, beispielsweise mehr als 30 Milliarden mal pro PV Betrieb, gleichzeitiger Zugriff auf Daten von 1,3 GB pro Sekunde Frühjahr, wenn jeder Tag die Nachfrage nach sehr großen Speichern Einschließlich Big-Data-Analysen sind alle im Speicher vorhanden, und der Speicherbedarf für große Computer wird 1000-mal höher sein, mit einer großen Disparität bei Speicherbedarf und -angebot.
Memorystor RRAM am vielversprechendsten, um DRAM zu ersetzen
Strom, Daten an einen DRAM in viel der Menge der Ladung des Kondensators zum Speichern, muss ein ausreichend großer Kondensator die Retentionszeit zu erhöhen entworfen werden, die Refresh-Rate zu reduzieren, was zu einer eingeschränkten Kapazität und Energieverbrauch führt, ist Prozesstechnologie schwierig zu sinken, während die Wachstumsrate der CPU-Leistung Schnell, die Speicherkapazität Wachstum ist viel niedriger als die CPU-Leistung Wachstumsrate, die häufig als das Problem der Speicher ist stark, der andere ist der Energieverbrauch, mit der weiteren Erhöhung der Kapazität, weitere Erhöhung der Verlustleistung, der Server 40- 50% der Energie stammt aus dem Speicher und 40% des Energieverbrauchs von DRAMs kommt von Refresh.
ITRS Anhang Bericht, DRAM Skalierbarkeit schwierig 20nm Technologieknoten weniger DRAM-Prozess nach dem Erreichen der X-nm aufrechterhalten wird, nach einigen Nanometern bis zu einem DRAM-Prozeß, begrenzte Skalierbarkeit stoppen. Dan Feng, wobei der Komparator aufweist Spin-Transfer, einschließlich der Speicher der typischste Vertreter ist die Speicherbeständigkeit ändern, durch kontinuierliche Forschung und Entwicklung, die aktuelle RRAM-Kapazität, sehr schnell und niedrigen Energieverbrauch, es gilt auch die nächste Generation anstelle von DRAM Eine gute Wahl.
In RRAM, beispielsweise mit dem Speicher memristor zu tun ist, das Hauptprinzip des Speichers Metalloxid, wobei der erste Zustand in den Zustand mit niedrigem Widerstand ist, kann der Speicher den leitenden Draht, hochohmigen Zustand abgeschnitten, und dieser Vorgang ist relativ zeit Lange, große Verzögerung, auch in diesem Zustand, gekoppelt mit einer bestimmten Größe der Spannung, macht es den leitenden Draht von einem Zustand mit hohem Widerstand in einen Zustand mit niedrigem Widerstand.
RRAM-Array-Struktur, gibt es zwei, eine ist die Kreuzungspunkt-Struktur, wobei die Struktur aus einem einzelnen Transistor einzigen Widerstand (1T1R) Array ist, in jedem Schnittpunkt erfordert einen Zugriffstransistor, ein Gate jeder unabhängigen Einheit, aber seine Nachteile auch sehr klar ist, hängt die Gesamtchipfläche einer 1T1R RRAM auf dem Bereich, der durch die Transistoren besetzt, und damit eine niedrigere Speicherdichte. Crossbar hektische Struktur, wobei jede Speicherzelle auf der Ebene einer Wortleitung (WL) und Bitleitungen liegt senkrecht ( am Schnittpunkt BL) jede Zelle eine Fläche von 4F² (F technische Merkmalsgrße) einnimmt, erreichte der minimale Wert Array theoretische Monoschicht. der Vorteil ist eine höhere Speicherdichte, das Vorhandensein von Spannungsabfall in der Verbindungsleitung und schleichen Strompfad, was zu einem Rückgang Lese- und Schreibleistung, erhöht den Energieverbrauch und schrieb Interferenzproblem ist seine Schwäche liegt, viel Forschung in dieser Kategorie sind umkreisen.
Der größte Nachteil ist die starke RRAM Geräteebene Variabilität ist Gangszustand RRAM Vorrichtung notwendig, die Sauerstoffionen-Drift in dem elektrischen Feld zu steuern, um die Diffusion und Bewegung sowohl die durch Anlegen eine Spannung an beiden Enden mit den Elektroden angetrieben Wärme fahren, derart, dass die leitenden Draht dreidimensionale Topographie zu steuern ist, verbunden mit der Wirkung von Rauschen, was zu einer Geräteebene Variabilität. Geräteebene Variabilität schwierig ist, zuverlässige Chips von Schlüsselfragen zu erzeugen.
Große Kapazität, Rechen- und Speichertiefe Integration ein Trend Memristor werden
RRAM Strukturen auf Crossbar RRAM Speicherkapazität größer ist als die der 1T1R Struktur, die SLC eine höhere Leistung als die Leistung des MLC, die Speicherkapazität einer Ebene Prototyp-Chip RRAM allmählich Gb Entwicklungsstadium Mb, sich verjüngende Technologieknoten, einen allmählichen Anstieg lesen und die Schreibleistung. aus dem Vergleich der Entwicklung und der Fähigkeit zu lesen und Bandbreite Sicht RRAM Entwicklung, obwohl spät, aber das schnelle Wachstum der Speicherkapazität im Vergleich zu PCRAM und STT-MRAM, RRAM Vorteile in Bezug auf das lesen und schreiben zu schreiben, wenn die Bandbreite. auf der anderen Seite, auf der Grundlage Speicher Widerstand neuromorphen Computersystem ist auch mit Crossbar memristor Array-Konfiguration verwendet, entwickelt wird, um die Beschleunigung neuromorphen gemeinsamen Matrix-Vektor-Multiplikation zu berechnen, als Simulation berechnet, um die Genauigkeit zu verbessern, muss Array Crossbar adressiert werden Spannungsabfall, und die Zuverlässigkeit der Vorrichtung Änderungen verursacht Verbindungsleiter, ist die Tiefe der Fusion berechnet und gespeichert.
Vorrichtung von dem Variabilitäts Problem betrachtet, das Ausmaß der Änderung memristor Zustand Approximation Lognormalverteilung. In dieser Hinsicht ist es notwendig, alle Speicherarraywiderstände zu testen, deren Widerstandsverteilung Zustand durch statistische Variabilität Gesetz erhalten. zwei Reihen der Schaltmatrix Gewicht oder zwei, die gleichzeitig die Eingangs- und Ausgangsvektoren Schaltelementen entspricht, so daß die größere synaptischen Gewicht werden an den Speicherwiderstand mit kleinen Variationen im Widerstand zugeordnet, wodurch die Variabilität in dem Ausgangsnetzwerk zu reduzieren .
Berechnen der Größe des neuronalen Netzes relativ groß ist, wird die herkömmliche zweidimensionale Anordnung viel gemeinsame Berechnung sein, Energieverbrauch, nach der dreidimensionalen Struktur, ein säulenartiger Motor in der gleichen Ebene zu erhöhen, was die Gesamtmasse des neuralen Netzwerks reduzieren kann berechnet werden, Verbrauch und geringere Verzögerung erreicht werden. weitere Budgetlogik implementiert werden, um die sich ändernden Bedürfnisse der Berechnung gerecht zu werden.
neuronales Netzwerk Computing Beweislast AI-basierte, wenn die Kapazität nicht ausreicht, um die Berechnung in großer Kapazität Speicherplatz machen, mobile Daten reduzieren, um eine bessere Leistung. Derzeit Wissenschaft und Industrie hat einige der entsprechenden Proben ins Leben gerufen , aber das eigentliche Produkt ist noch relativ klein. SMIC und das Institut für Mikroelektronik in diesem Jahr den Chip im Januar zu entwickeln, kündigten die US-Unternehmen Crossbar-Chip 3-D RRAM Stapel 1TnR Reihe internationalen Kooperation mit SMIC 40nm Prozessentwicklung offiziellen Sample, der Memristor muss wirklich eine gewisse Zeit durchgehen, aber der Trend ist eine große Kapazität.
Wie kann die RRAM-Leistung mit hoher Kapazität optimiert werden?
Da der Leitungswiderstand und der Leckstrom IR-Abfall der Spannung an den ausgewählten Zellen angelegt reduziert, während das RESET ReRAM Verzögerungseinheit und ein Spannungswert an dessen beiden Enden angelegt exponentiell inverse wird IR-Abfall Zugriffslatenzzeit stark erhöht werden, zu reduzieren, kleiner Leckstrom, im allgemeinen halb Offset Schreibmechanismus. in dem IR-Abfall, das Problem lindern, das Schaltungsdesign ist geerdet bis (DSGB), reduziert den IR-Abfall in der Wortleitung, RESET stark reduzierte Latenz für Schreib 512 × 8 512 Array, fällt die RESET-Verzögerung im ungünstigsten Fall für 682 ns auf 240 ns ab.
Verwendung von doppelendigen Schreibbereich Teilungstreiberverfahren, für 8-Bit-Schreib Array von 1024 × 1024, wird der Mechanismus nicht einen Array von IR-Abfall DSWD ernst, die Reset-Verzögerung steigt exponentiell verwenden. DSWD Mechanismus verringert den IR-Abfall in dem Bitleitungs, Erhöht die Spannung der Einheit über 512 Zeilen, hat die RESET-Verzögerung stark reduziert.
Die Leitung in der Nähe des Schreibtreibers hat einen kleineren IR-Abfall in der Bitleitung und die Zugriffsverzögerung ist kleiner, die Leitungszugriffsverzögerung weit vom Schreibtreiber ist größer
Die Kreuzschienenanordnung ist in schnelle und langsame Bereiche entsprechend den unterschiedlichen Verzögerungen verschiedener Zeilen unterteilt.In der auf dem effektiven Strompfad basierenden Vorspannung wird die der Zielzellenächste periphere Schaltung ausgewählt, um eine Schreibspannung anzulegen, umden Spannungsabfall an den Leitungen zu verbessern und die Schreibverzögerung zu reduzieren ; Blockdiagonale Bereichsunterteilung: Um die Unterschiede in der Zellenzugriffslatenz einzugrenzen, die regionale Schreiblatenz nicht nur in der Schaltung zu reduzieren, kann für TLC Memristor RRAM verwendet werden, um die Leistungsfähigkeit von Codierungsverfahren zu verbessern.