Feng Dan de trois aspects introduits le développement liés memristor, la première est la demande du marché, IDC prévoit que d'ici 2020 la quantité de données dans le monde atteindra 40ZB, quantité puissante de données, d'autre part, la demande de stockage, y compris le calcul haute performance les besoins de stockage, ainsi qu'une grande variété d'applications de réseau, la demande de stockage est plus rapide. 12306, par exemple, plus de 30 milliards de fois une opération de PV, l'accès simultané aux données de 1,3 Go par seconde printemps, quand tous les jours, la demande de mémoire très importante , Y compris l'analyse de Big Data, sont tous en mémoire, et la mémoire requise pour l'informatique à grande échelle sera 1000 fois plus, avec une énorme disparité dans les besoins en mémoire et l'offre.
Memristor RRAM plus prometteur pour remplacer DRAM
Courant, à une mémoire DRAM dans une grande partie de la quantité de charge du condensateur pour stocker des données, un condensateur suffisamment grand doit être conçu pour augmenter le temps de rétention, afin de réduire le taux de rafraîchissement, conduisant ainsi à une capacité limitée et la consommation d'énergie, la technologie des processus est difficile de diminuer, alors que le taux de croissance des performances du processeur rapide, augmenter la capacité de mémoire est beaucoup plus faible que le taux de croissance des performances du processeur, qui est connu comme une forte problèmes de mémoire, et les autres questions d'énergie, avec de nouvelles augmentations de capacité, ce qui augmente encore la puissance de fuite, le serveur 40 50% de l'énergie provient de la mémoire et 40% de la consommation d'énergie de DRAM provient du rafraîchissement.
ITRS rapport notes, DRAM difficile de maintenir les noeuds technologiques évolutivité 20nm moins, processus DRAM après avoir atteint le X nm arrêtera, après quelques nanomètres à un processus de DRAM, une évolutivité limitée. Dan Feng, ledit comparateur comprenant plusieurs transfert de spin, y compris la mémoire, le représentant le plus typique est le changement memristor, par la recherche et le développement continu, le courant RRAM grande capacité, à faible consommation d'énergie très rapide, donc il est considéré comme la prochaine génération au lieu de RRAM DRAM Un bon choix.
Dans RRAM, par exemple, à voir avec le memristor de stockage, le principe essentiel de l'oxyde de métal à mémoire, le premier état est dans l'état de résistance faible, la mémoire peut couper le fil conducteur, l'état de haute impédance, et cette opération est relativement temps Long, grand retard, également dans cet état, couplé avec une certaine taille de la tension, il rend le fil conducteur d'un état de haute résistance dans un état de faible résistance.
Il y a deux structures pour le réseau RRAM, l'une est une structure à point de croisement La structure d'un réseau à un seul transistor 1T1R est qu'un transistor d'accès est nécessaire à chaque point de croisement pour isoler indépendamment chaque cellule, mais ses inconvénients est également très clair, la surface de la puce totale d'un 1T1R RRAM dépend de la surface occupée par les transistors, et donc une densité de stockage inférieure. structure de rafale Crossbar, chaque cellule de mémoire située au niveau d'une ligne de mot (WL) et de lignes de bit perpendiculaire ( BL) Chaque cellule occupe une surface de 4F² (F est la taille de la caractéristique technique) et atteint le minimum théorique de la matrice monocouche, ce qui présente l'avantage que la densité de la mémoire est élevée en cas de chute de tension dans l'interconnexion. Et se faufiler chemin de courant, ce qui entraîne une diminution des performances en lecture et en écriture, augmentation de la consommation d'énergie et écrire des problèmes tels que l'interférence est ses lacunes, beaucoup de recherches sont construites autour de cette catégorie.
Le plus grand inconvénient de RRAM est sa forte variabilité au niveau des appareils: le changement d'état du RRAM nécessite de contrôler la dérive des ions oxygène sous le champ électrique et la diffusion sous l'effet thermique en appliquant une tension aux deux électrodes pour que la conductivité Difficile de contrôler l'aspect tridimensionnel du fil, couplé avec l'impact du bruit, ce qui entraîne une variabilité au niveau de l'appareil.La variabilité au niveau de l'appareil est la question clé pour la fabrication de produits de puces fiables.
Grande capacité, informatique et profondeur de stockage dans une tendance de fusion de memristor
structures RRAM sur Crossbar RRAM structure plus grande que celle de la capacité de mémoire du 1T1R, le SLC rendement plus élevé que le rendement de la MLC, la capacité de stockage d'un niveau de puce de prototype RRAM Mo progressivement Gb stade de développement, se rétrécissant noeud de la technologie, une augmentation progressive de lecture et d'écriture performance. de la comparaison du développement et de la capacité à lire et à écrire point de vue de la bande passante, le développement RRAM, bien que tardive, mais la croissance rapide de la capacité de stockage par rapport à PCRAM et STT-MRAM, avantages RRAM en termes de lecture et d'écriture lorsque la bande passante. d'autre part, sur la base de la mémoire résistance neuromorphic système informatique évolue également avec une configuration de réseau de Crossbar memristor est utilisé pour calculer l'accélération multiplication matrice-vecteur neuromorphic commun, calculée en simulation, afin d'améliorer la précision doit être adressée matrice Crossbar la chute de tension, et la fiabilité des changements de périphériques provoqués conducteurs d'interconnexion, la profondeur de fusion est calculée et stockée.
Appareil vu du problème de la variabilité, la quantité de changement memristor approximation état distribution log-normale. À cet égard, il est nécessaire de tester toutes les résistances de réseau de mémoire, leur état de distribution de résistance obtenue par le droit de la variabilité statistique. deux rangées de poids de la matrice de commutation ou deux, en même temps, les vecteurs d'entrée et de sortie des éléments de commutation correspondant, de sorte que le plus grand poids synaptique sont mis en correspondance avec la résistance de mémoire ayant de faibles variations de résistance, réduisant ainsi la variabilité du réseau de sortie .
Calcul de la taille du réseau de neurones est relativement grande, le réseau à deux dimensions classique sera calcul beaucoup plus commun, d'augmenter la consommation d'énergie, après que la structure en trois dimensions, un moteur de colonne dans le même plan, ce qui permet de réduire la masse globale du réseau de neurones peut être calculée la consommation, et un retard inférieur peuvent être atteints. logique budgétaire plus peut également être mis en œuvre pour répondre aux besoins de calcul changeants.
la charge de calcul du réseau de neurones à base d'AI de la preuve lorsque la capacité ne suffit pas, en faisant le calcul dans l'espace de stockage de grande capacité, réduire les données mobiles, pour obtenir de meilleures performances. À l'heure actuelle, le monde universitaire et de l'industrie a lancé quelques-uns des échantillons correspondants , mais le produit réel est encore relativement faible. SMIC et l'Institut de microélectronique pour développer la puce, en Janvier de cette année, la société américaine a annoncé la puce crossbar 3-D RRAM pile tableau 1tNR de la coopération internationale avec un responsable du développement des processus SMIC 40nm Echantillon, le memristor doit vraiment passer par l'utilisation d'une période de temps, mais la tendance est de grande capacité.
Comment optimiser les performances RRAM à haute capacité?
Etant donné que la résistance de ligne et le courant chute de IR de fuite réduit la tension appliquée aux bornes des cellules sélectionnées, tandis que l'unité de retard de RESET ReRAM et une valeur de tension appliquée aux deux extrémités de celle-ci de façon exponentielle inverse, la latence d'accès à la chute IR sera grandement accrue, afin de réduire faible courant de fuite, le mécanisme d'écriture généralement semi offset. de la chute de IR atténuer le problème, la conception de circuit est mis à la terre bis (DSGB), réduit la chute de IR dans la ligne de mots, RESET considérablement réduit la latence pour écrire 512 × 8 512, le délai RESET du pire cas tombe à 240 ns pour 682 ns.
Utilisation de division de zone d'écriture à double extrémité procédé de commande, pour tableau d'écriture de 8 bits de 1024 × 1024, le mécanisme ne pas utiliser une matrice de chute IR DSWD grave, les augmentations de retard d'initialisation de façon exponentielle. Mécanisme DSWD réduit la chute de IR dans la ligne de bits, Augmente la tension de l'unité au-dessus de 512 lignes, a réduit considérablement le délai de RESET.
De conducteur écrire près de la ligne de bits ligne a une petite goutte IR, la latence d'accès est faible, l'accès en ligne à partir du pilote d'écriture de retard beaucoup plus
Dans la polarisation de tension basée sur le chemin de courant effectif, le circuit périphérique le plus proche de la cellule cible est sélectionné pour appliquer une tension d'écriture pour améliorer la chute de tension sur les fils et réduire le délai d'écriture Bloc secteur diagonal: pour réduire les différences de latence d'accès cellulaire, réduire la latence régionale d'écriture, pas seulement dans le circuit, pour le TLC, le memristor RRAM peut être utilisé pour améliorer les performances des méthodes de codage.