El viaje de la industria de los semiconductores al proceso de 10 nm ha sido largo y arduo, pero Intel parece haber encontrado maneras de jugar las ventajas de este proceso, y el próximo primer ordenador portátil Cannon Lake (NB) mostrará los resultados. Después de la liberación de 14 nanotecnología por Intel hace 3 años en la Conferencia de componentes electrónicos internacionales (IEDM), y después de la presentación de Cannon Lake NB en el CES hace casi un año, Intel primero comenzó a explicar públicamente los detalles del proceso de 10 nm en IEDM en 2017, Los resultados de encapsular 100 millones Transistores en el área de 1 centímetros cuadrados de gama de grano se reclaman para ser los transistores del CMOS de la más alta densidad hasta la fecha. A comienzos del año, en el día de la tecnología y la fabricación, Intel describió la función básica de 10 nanotecnología, el espaciado de esta aleta de proceso es de 34 Nm, el espaciado de la puerta es de 54 nm, y el espaciado mínimo de metal es de 36 nm. Desde 180 Nm, Intel ha seguido disminuyendo el tamaño de cada generación de unidades SRAM por 0,5 veces por veces, 10 Nm a 0,0312 micras cuadradas. Este tamaño es similar a la planta de la oblea para Apple, NVIDIA y Qualcomm (Qualcomm) con la fabricación de 7 nanómetro. Intel ofrece más pasos de fabricación, características y detalles de material en el iedm. El proceso de 10 Nm utiliza los transistores de tipo aleta 3D de tercera generación de Intel (FinFET), cuando las aletas son más finas y más altas, el funcionamiento será mejor, la anchura de la aleta del proceso de 10 nanómetro es solamente 7 nanómetro, la altura de 46 nanómetro (previamente Intel fue mencionado para ser 53 nanómetro), la altura se puede ajustar con diversos usos, gama del escalamiento es 5 nanómetro. La herramienta de la micropelícula nano-invasor estándar 193 (litografía de la inmersión) del proceso miniatura de Intel es el patrón supuesto del uno mismo que alinea cuatro-Weight (el modelar cuádruple uno mismo-alineado; SAQP) para hacer aletas, el proceso agrega cuatro pasos adicionales para aumentar la densidad. Intel también reduce el número de aletas en la unidad estándar (Cell) y se refiere a dos nuevas técnicas para aumentar la densidad. La primera es la eliminación de la pseudo puerta de la unidad activa del límite (puerta ficticia), la otra es el contacto activo de la puerta (contacto-sobre-Active-puerta, COAG), la colocación directa de la capa intermedia (vía) en el área de la puerta de la iniciativa, que requiere tres pasos adicionales, El área de la unidad se reduce en un 10%. Según la estimación de Intel, la densidad de Intel se aceleró, de 45 nm a 22 Nm dos veces a 14 nm y 10 Nm a 2,7 veces mayor. Sin embargo, Intel parece estar planeando acelerar aún más, dijo Chris auth, Vicepresidente de tecnología y grupo de fabricación, que la densidad de grano aumentará 1 veces cada dos años en el futuro. A medida que se reducen las aletas y la resistencia es baja, el rendimiento del último proceso de Intel se refuerza, ya que anteriormente se dijo que 14 nm, 10 Nm de rendimiento se incrementará en un 25%, y el consumo de energía se reduce en casi la mitad. Pero en IEDM, Intel dice que las corrientes de impulsión de 10 Nm son 71% más altas que los transistores NMOS, 35% superiores a PMOS. Intel no dijo cuando el primer procesador de 10 nanómetros fue lanzado, pero que el primer miembro de la familia, Cannon Lake, podría aparecer en un ordenador portátil en 2018.
