반도체 산업은, 최초의 캐논 호수 노트북 (NB)의 곧 출시가 결과를 보여줄 것으로 예상되는 도로 긴 10 나노 미터 공정에 도착 열심히하지만, 인텔은 어떻게 방법이 과정의 장점에 재생 찾을 것으로 보인다. 인텔, 국제 전자 3 년 전 다음 총회의 구성 요소 후 (IEDM) 총회는 처음으로 2017 년 CES, 인텔 IEDM에서, 거의 년 전 캐논 호수 NB 디스플레이를 14 나노 미터 기술을 발표 공개적으로 10 나노 미터 공정의 세부 사항을 설명하고, 곡물의 범위 내에서 1cm2의 면적을 증명하기 시작했다 34 나노 미터 간격으로 떨어져있는 핀과 54의 게이트 피치를 가진 10 나노 미터 기술의 기본 기능을 기술 한 기술 및 제조일 (Manufacturing and Manufacturing Day)에서 올해 초 사용 가능한 최고 밀도의 CMOS 트랜지스터가 1 억 개의 패키지로 이루어진 결과물이라고 주장한다 36 나노 미터의 최소 금속 피치를 갖는 나노 미터 인텔은 자사의 SRAM 셀의 크기를 세대당 0.5 배, 0.0312 평방 미크론으로 줄 였는데, 애플, 엔비디아, 또한 7 나노 미터 공정으로 제조 된 Qualcomm 칩은 IEDM에서 더 많은 제조 단계, 기능 및 재료를 제공합니다. 제 3 세대 인텔 FinFET FinFET을 사용하는 10 나노 미터 공정, 핀이 얇을수록 고성능이 향상되며 10 나노 미터 공정 핀 폭은 겨우 7 나노 미터이고 높이는 46 나노 미터 ( 인텔은 이전에 53 nm의)를 언급 높이는. 5 나노 미터의 범위의 확장, 다른 애플리케이션으로 조정될 수 인텔 표준 소형 프로세스 193 액침 노광 (이머전 리소그래피) 도구는 자기 정렬 사중 소위 (SAQP) 프로세스를 통해 밀도를 높이기위한 4 가지 추가 단계를 추가함으로써 인텔은 표준 셀의 핀 수를 줄이고 밀도를 높이기위한 두 가지 새로운 기술을 인용하고 있습니다. 첫 번째는 활성 경계 셀의 더미 게이트를 제거하고 다른 하나는 능동 접촉 오버 액티브 게이트 (COAG)입니다. 비아는 활성 경계 셀의 활성 게이트에 직접 배치됩니다 타입 게이트 영역은 3 단계의 추가 단계가 필요하며 단위 면적은 10 % 감소합니다 인텔의 추정에 따르면 인텔의 밀도는 45 나노 미터에서 22 나노 미터로 2 배에서 14 나노 미터까지의 가속화 추세를 가속화했습니다. 나노 미터 단위로 증가 2.7 배 그러나 인텔은 더 빠른 속도로 계획하고있는 것으로 보인다. Chris Auth의 기술 및 제조 그룹 부사장 인 Chris Auth는 다음 2 년 동안 핀의 폭이 좁아지면서 입자의 밀도가 두 배가 될 것이고 접촉 저항은 낮은 성능은 상기 이전 10 나노 미터의 성능이 25 % 증가 14 나노 미터에 비해 발현, 소비 전력을 절반으로 감소된다 향상 인텔 최신 공정 트랜지스터. 그러나, 인텔은 10 나노 미터 전기적 NMOS보다 구동 전류를 상기 IEDM에서 Crystal은 71 % 증가하는데, 이는 PMOS보다 35 % 더 많습니다. Intel은 최초의 10nm 프로세서가 도입되었을 때를 말하지 않았지만, 첫 번째 가족 인 Cannon Lake는 2018 년에 노트북에 나타날 수 있습니다.
