Le voyage de l'industrie des semi-conducteurs au processus de 10 nm a été long et ardu, mais Intel semble avoir trouvé des façons de jouer les avantages de ce processus, et le prochain premier ordinateur portable Cannon Lake (NB) montrera les résultats. Suite à la sortie de 14 nanotechnologies par Intel il ya 3 ans à la Conférence des composants électroniques internationaux (IEDM), et après la présentation de Cannon Lake NB au ces il ya près d'un an, Intel a commencé à expliquer publiquement les détails du processus de 10 nm dans IEDM en 2017, Les résultats de l'encapsulation de transistors 100 millions dans la zone de 1 centimètres carrés de gamme de grains sont prétendument les transistors CMOS à plus haute densité à ce jour. Au début de l'année, au jour de la technologie et de la fabrication, Intel a décrit la fonction de base de 10 nanotechnologies, l'espacement de cette fin de processus est 34 nm, l'espacement de la barrière est 54 nm, et l'espacement minimum de métal est 36 nm. Depuis 180 nm, Intel a continué à réduire la taille de chaque génération d'unités SRAM par 0,5 fois, 10 nm à 0,0312 microns carrés. Cette taille est similaire à l'usine de plaquettes pour Apple, NVIDIA et Qualcomm (Qualcomm) avec 7 nm de fabrication. Intel offre plus de étapes de fabrication, des caractéristiques et des détails matériels sur le IEDM. Le processus de 10 nm utilise les transistors de type fin 3D de 3e génération d'Intel (FINFET), lorsque les nageoires sont plus minces et plus hautes, la performance sera meilleure, 10 nm de largeur de fin de processus est seulement 7 nm, la hauteur de 46 nm (précédemment Intel a été mentionné à 53 nm), la hauteur peut être ajusté avec différentes applications, la gamme de mise à l'échelle est de 5 nm. La norme 193 nano-invasive micro-film (lithographie par immersion) outil du processus miniature d'Intel est ce que l'on appelle l'auto alignement de quatre poids pattern (autoalignés quadruple pattern;) SAQP) pour faire des nageoires, le processus ajoute quatre étapes supplémentaires pour augmenter la densité. Intel réduit également le nombre d'ailettes dans l'unité standard (cellule) et se réfère à deux nouvelles techniques pour augmenter la densité. La première est l'élimination de la porte Pseudo de l'unité de limite active (porte factice), l'autre est le contact de la porte active (contact-over-active-Gate, COAG), le placement direct de la couche intermédiaire (via) dans la zone de la porte de l'initiative, qui nécessite trois étapes supplémentaires, La surface unitaire est réduite de 10%. Selon l'estimation d'Intel, la densité d'Intel a accéléré, de 45 nm à 22 nm deux fois à 14 nm et à 10 nm à 2,7 fois plus haut. «Toutefois, Intel semble être la planification d'accélérer davantage», a déclaré Chris auth, vice-président de la technologie et le groupe de la fabrication, que la densité du grain va augmenter de 1 fois tous les deux ans dans le futur. Comme les nageoires sont réduites et la résistance est faible, la performance du dernier processus d'Intel est encore améliorée, déjà dit à 14 nm, 10 nm de performance augmentera de 25%, et la consommation d'énergie est réduite de près de la moitié. Mais sur IEDM, Intel dit 10 nm les courants de commande sont 71% plus haut que les transistors NMOS, 35% plus haut que PMOS. Intel n'a pas dit quand le premier processeur de 10 nanomètres a été lancé, mais que le premier membre de la famille, Cannon Lake, pourrait apparaître dans un ordinateur portable en 2018.
