En el reciente Encuentro Internacional de Dispositivos de Electrones (IEDM) 2017 en San Francisco, Estados Unidos, Intel reveló detalles del plan para usar material de cobalto para algunas de las interconexiones en el nodo de proceso de 10nm. , Globalfoundries describe cómo la compañía hará su primera batalla con su tecnología de litografía EUV para su nodo de proceso de 7nm.
Intel dijo que usará cobalto en las dos capas inferiores de la interconexión del nodo de 10 nm para lograr una movilidad de los electrones de 5 a 10 veces mejor y el doble a través de la resistencia. Presidente del Instituto de Investigación del Mercado VLSI Research El presidente ejecutivo, G. Dan Hutcheson, dijo que esta es la primera vez que los fabricantes de chips comparten planes para aplicar materiales de cobalto para procesar tecnologías que han sido consideradas candidatos dieléctricos por mucho tiempo.
Globalfoundries ha dicho anteriormente que EUV se utilizará en el nodo de 7 nm, que presenta una plataforma basada en litografía óptica completamente sumergida diseñada para introducir EUV en niveles específicos para mejorar los tiempos de ciclo y las eficiencias de fabricación; CEO de la tecnología y Gary Patton, vicepresidente de investigación y desarrollo global en una entrevista con EE Times entrevista, EUV todavía hay algunos problemas que resolver, entre ellos la película máscara protectora (película) y la tecnología de detección. GLOBALFOUNDRIES actualmente instalada en Fab 8 fab en el estado de Nueva York Las primeras herramientas de producción de volumen de EUV.
Hutcheson dijo entrevista EE Times que estaba impresionado con Intel y GLOBALFOUNDRIES sesiones de información técnica sobre el IEDM, pero también agregó que el fundamento de los profesionales técnicos, duros o decepcionante falta de detalles técnicos, pero a menudo los fabricantes de chips quieren mantener la información técnica patentada: 'estas personas no están dispuestas a renunciar a nada;' también dijo que las dos empresas han demostrado una nueva tecnología para mejorar la densidad cristalina de la lógica, en comparación con la anterior generación de la tecnología puede más del doble esto significa que la industria aún sigue la ley de Moore (Ley de Moore s) pasos.
Intel y Globalfoundries han publicado previamente las últimas tecnologías de proceso; Intel nodo 10-nm se dio a conocer en marzo, tecnología de auto-calibración usando patrón cuádruple (autoalineada patrón cuádruple, SAQP), es 7 nm ancho de aleta, altura 46 nm, 34 nm estructura FinFET terreno de juego.
Globalfoundries se publica primero en el proceso de nanómetros 7 de septiembre de hacer uso de aletas SAQP, y para duplicar metalización patrón, conocida como la autorización de Samsung (Samsung) del proceso de fabricación 14 nanómetros en comparación con la empresa, su densidad lógica mejoró 2,8 doblez, 40% de mejora del rendimiento, consumo de energía se reduce 55%. Intel y proceso de fabricación son de apoyo Globalfoundries umbral múltiple tensión (múltiples umbrales de tensión).
El material dieléctrico para encender una nueva guerra
El cobalto Intel para la metalización de contacto (contactos de metalización), pueden ser diferenciadas de las características del proceso de fabricación de semiconductores avanzada en el campo de batalla nodo 10 nm; Globalfoundries 7 nodo nm continuará en la industria de semiconductores en los últimos nodos de cobre / baja material dieléctrico (de k baja dieléctricos).
GLOBALFOUNDRIES a cargo de Patton y 7 equipo técnico dijo en nanotecnología miembro prominente entrevista Basanth Jagannathan con EE Times después de una rueda de IEDM, continúan utilizando cobre / low-k material dieléctrico es porque tiene las ventajas de fiabilidad, reducir la complejidad técnica y el buen riesgo de tipo: 'todavía hay un gran uso de material de cobre espacio.'
Otra de las diferencias significativas en las características tecnología de proceso de GLOBALFOUNDRIES, es la sección trasera metalizada de doble modelado; Jagannathan en esta presentación se describen, para una posible ventaja de densidad uso SAQP, pero los clientes dependerá de la flexibilidad de perjuicio grave 'que ofrecemos. una tecnología de fundición, 'dijo:' la necesidad de atender a una variedad de diseños de los Pattom en el EE Times dijo que el uso continuo de doble patrón en BEOL, 'no quiere decir que no somos lo suficientemente densa, y no todo. sobre espaciamiento, somos otro enfoque algo diferente para lograr el objetivo densidad'.
Por IEDM, Intel reveló que, además de 10 nanómetros detalles del proceso de fabricación, también proporciona otro documento introduce los números de tecnología de procesos FinFET de 22 nanómetros de baja potencia, sino también a Hutcheson VLSI Investigación quedó impresionado y dijo que este proceso se considera ── teléfono Ideal para aplicaciones de RF: describe una nueva tendencia en la que los operadores de fundición 'retroceden' para optimizar los nodos de proceso más antiguos.
GLOBALFOUNDRIES de Patton en IEDM de este año también galardonado con el Premio IEEE Frederik Philips, en reconocimiento a su influencia en la industria, así como los logros que conducen al desarrollo de la tecnología microelectrónica avanzada, para promover la cooperación en programas de investigación y desarrollo; dijo que su primera vez fue un estudiante IEDM Y ya era hace 35 años.
Compilar: Judith Cheng