최근 샌프란시스코에서 개최 된 2017 년 국제 전자 디바이스 회의 (IEDM)에서 인텔은 10nm 공정 노드에서 일부 인터커넥트에 코발트 물질을 사용할 계획에 대한 세부 사항을 공개했다. Globalfoundries는 자사의 7nm 공정 노드에 대한 EUV 리소그래피 기술과의 첫 번째 전투를 어떻게 진행할 지 설명한다.
인텔은 10 나노 노드 인터커넥트의 하단 2 층에 코발트를 사용하여 전자 이동도를 5 배에서 10 배, 비어 저항을 2 배로 늘릴 것이라고 말했다. G. 댄 허치슨 (Dan Hutcheson) 최고 경영자는 칩 제조업체들이 오랫동안 유전체 후보 물질로 여겨 왔던 공정 기술에 코발트 물질을 적용 할 계획을 공유 한 것은 이번이 처음이라고 밝혔다.
GLOBALFOUNDRIES 이전은 EUV 7 nm의 노드를 사용하는 것이 특징은 회사가 완전히 침지 리소그래피 기반 플랫폼을 도입하지만, 사이클 시간 및 제조 효율을 개선하기 위해 특정 수준에서, EUV에 도입 될 수 있도록 설계되고, 회사 기술 CEO 게리 패튼, EE 타임즈 인터뷰와의 인터뷰에서 글로벌 연구 개발 담당 부사장, EUV 마스크 보호 필름 (박막) 및 탐지 기술을 포함한 해결하기 위해 여전히 몇 가지 문제점이있다. Globalfoundries의 현재 뉴욕 주 북부에 팹 8 팹에 설치 첫 번째 EUV 대량 생산 도구.
허치슨은 자신이 IEDM에서 인텔과 Globalfoundries의 기술 브리핑에 감동했다 EE 타임즈 인터뷰를했다, 또한 어려운 기술 전문가, 또는 기술적 인 세부 사항의 실망 부족하지만, 칩 제조업체의 기초가 종종 추가 독점 기술 정보를 유지하려면 '이 사람들은 아무것도 포기할 수없는,'그는 또한 두 회사가 두 배 이상은 기술의 이전 세대에 비해, 논리의 결정 밀도를 향상시킬 수있는 새로운 기술을 시연했다 이는 업계가 여전히 무어의 법칙을 따르고 있음을 의미합니다.
인텔 Globalfoundries의 이전 최신 공정 기술을 발표 한, 인텔 10 나노 노드 3 월에 발표되어, 쿼드 패턴을 사용하여 자기 교정 (자기 정렬 사중 패터닝 SAQP) 기술, 7 nm의 핀 폭, 높이 46 인 나노, 34 nm 피치 FinFET 구조.
Globalfoundries의 첫 번째 SAQP 핀을 활용, 9 월 (7) 나노 미터 공정에 게시하고, 회사에 비해 14 나노 미터 제조 공정의 삼성 (삼성)의 허가로 알려진 패턴 금속을 두 배로, 그 로직 밀도는 2.8 개선 배 40 %의 성능 향상은, 소비 전력을 55 % 저감된다. 인텔 제조 공정 Globalfoundries의 지원 다중 임계 전압 (다중 임계 전압)이다.
유전체 물질이 새로운 전쟁을 일으킨다.
연락처 금속 (연락처 금속), 10 나노 노드 전장의 첨단 반도체 제조 공정의 특성에 차이가있을 수 있습니다 용 인텔 코발트, Globalfoundries의 7 나노 노드는 구리의 마지막 몇 노드에서 반도체 산업에 계속 / 저 유전체 물질 (낮은 -k 유전체).
패튼 7 기술팀 담당 Globalfoundries의, 그것은 신뢰성의 장점을 가지고 있기 때문에 구리 / 저 유전체 (low-k) 물질이 계속 사용하는 기술적 인 복잡성과 좋은 감소 IEDM 브리핑 후 EE 타임즈와 나노 기술의 저명한 회원 Basanth Jagannathan의 인터뷰에서 말했다 변동 위험 : '공간 구리 소재의 좋은 사용은 여전히 존재한다.'
특성 Globalfoundries의 공정 기술에서 또 다른 중요한 차이가 두 번 패턴의 금속 뒷 부분이며,이 프레젠테이션에서 Jagannathan 가능한 사용 SAQP 밀도의 장점에 대해 설명하지만, 고객은 심각한 편견의 유연성에 의존한다 '우리는 제공합니다. 파운드리 기술은 '그는 말했다 :'디자인의 다양한 수용의 필요성 우리가 모든 것을 충분히 조밀하지 않은, 그리고 것을 의미하지 않는다 '는 EE 타임스에 Pattom이 BEOL에서 더블 패터닝의 지속적인 사용은 말했다. 간격은 다소 다른 방식으로 밀도 목표에 도달하고 있습니다. "
IEDM에서 Intel은 10 나노 미터 공정 세부 사항을 공개하는 것 외에도 22 나노 미터 FinFET 저전력 공정 기술을 설명하고 VLSI Research의 Hutcheson에 깊은 인상을주는 또 다른 논문을 제공했으며,이 프로세스는 휴대 전화로 간주됩니다 RF 어플리케이션에 이상적 - 파운드리 운영자가 구형 프로세스 노드를 최적화하기 위해 '거꾸로'가는 새로운 추세를 설명합니다.
올해 IEDM의 Globaltons Patton은 업계에 대한 영향과 공동 연구 및 개발 성과를 촉진하기위한 첨단 마이크로 전자 기술 개발의 리더십을 인정 받아 IEEE Frederik Philips Award를 수상했으며, IEDM 학생 그리고 그것은 이미 35 년 전이었습니다.
컴파일 : Judith Cheng