El dispositivo de almacenamiento de semiconductores de acuerdo con un informe de la firma de investigación DRAMeXchange señaló, los envíos SSD de energía cinética hoy todavía está en la gama alta, especialmente en el mercado SSD consumidor (cliente), se espera que su ritmo de crecimiento se extienda a 2020 (Figura 1 )
Figura 1 Estadísticas y estimaciones de envíos SSD
Fuente: DRAMeXchange (2017)
La interfaz SSD continúa evolucionando la escalabilidad PCIe sobre SATA
soporte para la interfaz física SSD principalmente Serial Advanced Technology Attachment (SATA) y Peripheral Component Interconnect Express (PCIe) dos clases. SATA Gen3 entre los más populares en la SSD interfaz de transmisión actual del mercado, su ancho de banda teórico es 6GT / s. En el pasado años, SATA Gen3 ancho de banda de transferencia de datos, en comparación con disco duro convencional tiene ventajas obvias, promover la participación en el mercado SSD aumentado año tras año.
Al mismo tiempo, el proceso NAND flash de la técnica relacionada también continúan evolucionando, la interfaz estándar de transmisión y el controlador NAND flash, Legacy Mode desde el pasado hasta el presente Toggle 2,0 ONFI 4.0 tiene una velocidad / muy mejorado en gran medida, de modo que la última unos años los más populares SATA Gen3, su ancho de banda teórico, pero se ha convertido en un cuello de botella importante en el desarrollo de SSD, SSD PCIe también aprovechando la subida.
En PCIe Gen3, su ancho de banda teórico de hasta 8GT / s (1-lane), además, proporciona una excelente interfaz de escalabilidad PCIe, ancho de banda de transmisión teórica es el número de canales (Lane) multiplicación presente interfaz PCIe desde el 1 de carriles se puede ampliar hasta 16 carriles, en el ancho de banda de transmisión no se puede decir que tienen uno y el mismo grado de SATA.
Además de la interfaz física para soportar la evolución, el protocolo de transporte entre el SSD y la placa base (host), también en respuesta al rápido desarrollo de Flash NAND desde el anterior al dispositivo SATA y el desarrollo de Advanced Host Controller Interface (AHCI), poco a poco para no -Volatile Memory Express (NVMe), la Tabla 1 contrasta brevemente las principales diferencias entre AHCI y NVMe.
En otras palabras, el protocolo de transporte NVMe siguiendo la evolución de las interfaces PCIe, la Nueva Liberación de Flash NAND SSD con esto como un dispositivo de almacenamiento de medios de comunicación potencial, la SSD en la próxima generación. Con la popularidad de protocolo de transporte NVMe en el mercado SSD , se espera que los consumidores PCIe SSD para alcanzar la cuota de mercado del 50% en 2018.
En el mercado SSD de consumo, existen varios factores clave que pueden afectar directamente las cifras de ventas de productos.
Precio
En general, Flash NAND SSD es la totalidad entre los componentes más caros de diferentes proveedores con configuración SSD, Flash NAND SSD pueden lograr coste global de coste de material (lista de materiales, BOM) de 80% a 95%.
Sin embargo, Flash NAND SSD es la configuración de almacenamiento principal es esencial. Por lo tanto, para ahorrar costes con el fin de bajar los precios, para eliminar los componentes no esenciales de la otra SSD que es un método.
Y todos los fabricantes piensan por primera vez en el objeto de eliminación será la memoria dinámica de acceso aleatorio (memoria de acceso aleatorio dinámico, DRAM), un punto de vista aproximado, un chip DRAM de 4 Gb que es de aproximadamente 3 a 4 dólares. Es obvio que si el DRAM Se puede eliminar más allá de la LDM de la SSD, lo que puede ser bastante significativo para el costo y el precio de la SSD.
Consumo de energía
La disipación de potencia es otra gran consideración para los fabricantes de SSD, especialmente para SSD dirigidos a OEM de PC, que normalmente representan alrededor del 5% al 10% de un dispositivo portátil. % Del consumo de energía.
Si las SSD pueden reducir el consumo de energía, pueden dejar el presupuesto total de energía para el resto de los componentes y extender la vida útil de la batería de los dispositivos portátiles.
Confiabilidad
SSD como dispositivo de almacenamiento del usuario, la confiabilidad de los datos es la principal consideración del usuario. Aunque la tecnología actual de detección de errores y corrección de errores se desarrolla cada vez más, pero si se elimina la potencia de la DRAM, Puede reducir aún más la posibilidad de pérdida o distorsión de los datos del usuario.
Rendimiento
Incluso si todos los factores antes mencionados son considerados los principales fabricantes de SSD y usuarios, el rendimiento sigue siendo fuerte impacto en la disposición de los consumidores a comprar SSD. Si un SSD no viene como una caché DRAM (memoria caché) utiliza, su rendimiento está destinada a ser significativa el impacto, por lo que la DRAM-Menos SSD ahora no es popular en las razones de mercado SSD PCIe. hoy va a comprar productos SSD PCIe, los consumidores son principalmente requiere la velocidad de acceso de alta velocidad, y la eliminación del desempeño global de DRAM SSD En cambio, se descuenta.
HMB aumenta el rendimiento de SSD sin DRAM
Afortunadamente, la Asociación NVMe también observó esta tendencia en el mercado SSD de consumo, desarrolló un anfitrión de memoria búfer (HMB) Esta función se utiliza para mejorar el rendimiento general de la especificación v1.2 DRAM-Menos SSD NVMe 2014 presentadas entre las expectativas del consumidor soluciones SSD de clase pueden lograr un mayor equilibrio entre precio y rendimiento.
Anfitrión memoria intermedia, es decir, como el nombre sugiere proporciona un mecanismo para el anfitrión (Host) no puede actualmente tenga que utilizar recursos de memoria, y a través de NVMe protocolo proporciona para el uso de SSD. Como resultado, DRAM-Less SSD puede en sí mismo Y DRAM no está configurado para obtener recursos DRAM adicionales para mejorar el rendimiento como un caché. Cuando el SSD obtiene recursos HMB configurados por el Host en una situación específica, el controlador SSD coloca esa información en esta área Objetivamente hablando, esto está determinado por el firmware integrado en cada controlador SSD.
Sin embargo, teniendo en cuenta el estado real de los productos SSD en el pasado, la tabla de traducción de direcciones lógicas a físicas (tabla de mapeo L2P) es la información más probable del sistema que se colocará en el HMB.
En términos simples, L2P tabla de asignación se utiliza para registrar el nivel lógico (lógico) página (Página) entre la posición de la imagen y el nivel físico (físico) posición de la página relación (Mapping) que hay que hacer independientemente de SSD leer o escribir, L2P Mapeo necesitará acceder a cierta cantidad de información, por lo que la tabla de asignación de L2P en HMB reducir los tiempos de acceso para mejorar la velocidad de acceso SSD a primera vista parece ser bastante razonable.
? HMB introducido después de que el diseño real, el rendimiento DRAM-Less SSD puede verse afectada por la forma en que el modelo se calcula a través de un simple (sin canal 4 Controller SSD configurar una interfaz DRAM + Transmisión: PCIe Gen3 2-lane + 3D flash NAND) los resultados de las tendencias generales de rendimiento.
Con el fin de mostrar la eficacia se puede simplemente abrir después la diferencia causada por HMB, supongamos que podemos obtener del tamaño SSD HMB anfitrión es fijo y no se recuperarán a 128 MB. Figura 2 se puede observar claramente en la lectura y escritura secuencial el rendimiento operativo abierto después de que el HMB, no hay mucho que mejorar. Teniendo en cuenta la naturaleza de HMB no es todavía una memoria volátil, que se utiliza para almacenar datos de los usuarios leen y escribir escala espacial por lo general es demasiado alto, ya que la gran mayoría todavía Storage L2P Mapping Table cache (la implementación variará con el diseño de varios proveedores de SSD).
Figura 2 Habilite la comparación secuencial de rendimiento de lectura y escritura de HMB
El rendimiento general no es fácil de mejorar El diseño HMB tiene un misterio
En general, los datos se leen de la RAM en el tiempo, mucho menos que el tiempo (ns frente a nosotros) la lectura de datos desde la NAND flash en el interior, de manera que si a través de algoritmos apropiados para mejorar el diseño, que se almacena en la tabla de asignación de HMB L2P La tasa de acierto (tasa de acierto), podrá mejorar el rendimiento general hasta cierto punto.
En la operación de lectura secuencial, ya que los datos del usuario leer y escribir es un nivel continuo, lógico - el nivel de relación de correspondencia física hará que la distribución continua, por lo L2P mapeo de la tabla no necesita ser reiniciado con frecuencia desde el flash NAND Atrapado dentro del HMB.
En otras palabras, para operaciones secuenciales de lectura y escritura, debido a que la tasa de aciertos de la tabla de mapeo L2P debe ser muy alta, hay muy pocas posibilidades de recuperar la tabla de mapeo L2P, incluso si la tabla de mapeo L2P tiene un costo menor dependiendo del costo integrado del controlador De la memoria de acceso aleatorio estática (SRAM) para almacenar una pequeña cantidad de tabla de mapeo L2P es suficiente, por lo que HMB puede almacenar más tabla, el rendimiento general no tendrá un impacto significativo.
Cuando un usuario realiza una lectura aleatoria, la siguiente ubicación de datos que se procesará es impredecible para el controlador SSD, lo que significa que la frecuencia de aciertos de un pequeño número de tablas de asignación de L2P almacenadas temporalmente en la SRAM es menor que La lectura y escritura secuencial se reducirá significativamente.
En este caso, el rendimiento de acceso aleatorio puede mejorarse significativamente si se pueden obtener tablas de mapeo L2C adicionales para tablas de mapeo L2P adicionales con el fin de aumentar la Frecuencia de aciertos y así suprimir la necesidad de volver a rastrear la información de NAND Flash.
Con este modelo fácil de calcular, las mejoras de rendimiento basadas en HMB pueden llegar al 40%, incluso para lecturas aleatorias en todo el disco completo. Además de esto, otra tendencia que podemos observar es : La mejora del rendimiento causada por HMB será más pronunciada a medida que aumente la capacidad general de SSD (Figura 3).
Figura 3 antes y después de habilitar la comparación de rendimiento de lectura aleatoria HMB 4KB
Esto se debe a que cuando el usuario realiza una lectura aleatoria, si los datos de prueba son suficientes, cuanto mayor sea la capacidad de la SSD sin DRAM, el Hit Hit inferior se almacenará en la tabla de asignación de caché en la misma configuración de tamaño SRAM En este punto, si se pueden obtener los recursos de HMB lanzados por el host a la SSD, el rendimiento de la HMB con la arquitectura de capa de traducción Flash (FTL) adecuada puede mejorarse enormemente.
La tendencia de mejora del rendimiento de escritura aleatoria de datos de 4 KB por HMB bajo el mismo modelo de estimación de SSD DRAM-Less se muestra en la Figura 4. El comportamiento de escritura es más complicado para el controlador SSD que el leído .
Figura 4 antes y después de habilitar la comparación de rendimiento de escritura aleatoria HMB 4KB
Además de escribir los datos a ser leídos que L2P mapeo de la tabla, el firmware del controlador también es necesario para modificar el contenido de L2P tabla de asignación (nivel lógico - el nivel de tabla de asignación modificación física correspondiente que hay que hacer), y volver a guardarlo en el flash NAND el cual, con el fin de completar toda la operación de escritura de datos.
Si no hay suficiente espacio de memoria intermedia para almacenar L2P mapeo de la tabla, en el caso de escrituras aleatorias bajo el controlador requerirá bloque de acceso de Flash NAND más frecuentes con el fin de obtener una suma de datos actuales para ser escrito para cada una de la información L2P mapeo de la tabla.
Además, el tiempo general de escritura de datos en los distintos Flash NAND, que será mucho mayor que el tiempo (ms frente a nosotros) para leer los datos, por lo que si no hay un SSD como caché DRAM configurado para utilizar el rendimiento de escritura aleatoria se ve afectada sustancialmente.
Si las SSD sin DRAM están diseñadas para admitir HMB, que a su vez obtiene recursos DRAM adicionales del host, puede generar beneficios aún más significativos.
Utilizando el mismo modelo de estimación, las SSD DRAM-Less admiten el mecanismo HMB para pruebas de escritura aleatorias de todo el área de almacenamiento SSD, lo que resulta en ganancias de rendimiento de hasta 4x a 5x.
El tamaño de HMB afecta el rendimiento de lectura y escritura El diseño de SSD debe ser más completo
Las tendencias de rendimiento de SSD DRAM-Less descritas anteriormente se basan en la suposición de que el Dispositivo final puede seguir recibiendo una memoria fija de 128 MB desde el extremo del Host.
Sin embargo, el tamaño real del HMB es asignado dinámicamente por el Host de acuerdo con el uso actual del SSD y la demanda del SSD. Si el tamaño del recurso de memoria que el Host puede proporcionar ahora no satisface la demanda del SSD, el SSD no lo hace Para usar esta pieza de HMB.
Por lo tanto, al diseñar el firmware del controlador de SSD sin DRAM, es mejor considerar más de un tamaño HMB, a fin de mejorar la experiencia del usuario utilizando el HMB.
Con base en el mismo modelo de estimación, la Figura 5 muestra el resultado de un cálculo de lectura / escritura aleatorio de 4 KB cuando el tamaño de HMB es de 0 (sin HMB) a 1024 MB.
Figura 5 tamaño de bloque HMB diferente para un rendimiento de lectura y escritura aleatorio de 4 KB
Podemos observar que, aunque la tendencia general al aumentar la eficacia de HMB tamaño y mejor, pero cuando suficientes recursos de tiempo HMB, el rendimiento de SSD empezará a acercarse a la saturación (saturación). Esto se debe a que cuando un número suficiente de casos HMB siguiente, el controlador de SSD puede realizar operaciones de lectura y escritura para toda la información requerida del sistema (que comprende L2P Mapping Table) colocado dentro de HMB.
Por lo tanto, un rendimiento optimizado DRAM-Less SSD puede ser considerado (en el rendimiento de la teoría equivalente a configuración nativa es decir, el mismo recurso DRAM SSD). Por consiguiente, cuando los fabricantes de la arquitectura de diseño firmware del controlador SSD, la necesidad de considerar cómo el estructura de datos del sistema que permite un rendimiento DRAM-Menos SSD alcanza el punto de saturación tan pronto como sea posible.
En otras palabras, la forma de diseñar en la DRAM-Less SSD bajo un tamaño de conjunto de estructuras de datos sistema de apoyo HMB HMB, teniendo en cuenta el consumo de la velocidad de acceso y de recursos de memoria, incluso optimizado en el punto probabilidad estadística de vista más fácilmente asignado a la SSD la situación se ha convertido en los diversos fabricantes de controladores SSD PCIe línea de productos DRAM-Less SSD de contender en el próximo punto de escurrimiento.
Aunque la intención original es para mejorar se presenta la eficacia de HMB, sin embargo, después de la finalización de habla de la eficacia de nuestro todavía tienen que volver a la atención de todos los dispositivos de almacenamiento es el requisito más básico: la integridad de los datos almacenados (integridad de datos).
Pensemos en la pregunta: Para los controladores SSD, ¿confía al 100% en toda la información que existe en el HMB? En una situación ideal, la respuesta es sí; en el uso real, aún recomendamos que tengamos que coincidir Mecanismo de seguridad lo suficientemente fuerte.
Cuando el SSD sin DRAM se asigna a un recurso HMB, ¿qué tipo de información se almacena en el HMB? De hecho, la respuesta a esta pregunta varía con el diseño del firmware de cada controlador SSD, pero el búfer de datos Los búferes de datos, las tablas de mapeo L2P o la información del sistema requerida por los controladores restantes son todas las opciones posibles.
Parte de esta información es importante o no reconstruible para el controlador SSD, por lo que cuando NVMe introdujo HMB, requirió que el controlador SSD para el HMB admitido pudiera garantizar datos en el SSD sin esperar apagar la función HMB. La integridad de
Además, el acceso inesperado o incluso ilegítimo del lado del host o la distorsión en la transmisión de datos pueden afectar la información almacenada en el HMB. Cómo garantizar que la integridad de los datos almacenados en el HMB se haya convertido en la DRAC PCIe. Menos SSD un tema.
Garantizar la integridad de la transmisión de datos SSD El mecanismo E2EDPP se destaca
SSD en el mercado, se espera que varias soluciones de ser capaz de garantizar la integridad de la transferencia de datos entre el extremo de lado del dispositivo en el huésped. Protección ruta de datos End (End-to-End Protección de la ruta de datos, E2EDPP) (FIG. 6) que es un mecanismo muy popular para lograr este propósito. cuando los datos se lee o escribe, que pasará a través de la trayectoria de desplazamiento de los diferentes sitios, que comprende un camino de escritura de host PCIe → → IP del procesador de datos → → Buffer motor de Seguridad → Flash IP → NAND Flash, la ruta de lectura es inversa.
Figura 6 Protección de ruta de datos de extremo a extremo (incluida la ruta de datos HMB)
El objetivo principal de los mecanismos de protección, además de la transmisión de datos además de garantizar controlador de RAM interna protegida cuando se mueve de generación de datos de errores de software, también tienen la capacidad para depurar el diseño general, para evitar datos incorrectos al lado del anfitrión.
Ahora que las SSD sin DRAM pueden almacenar información específica en el host al admitir la función HMB, el mecanismo E2EDPP también debe extenderse para garantizar la transmisión bidireccional de datos HMB entre el host y el dispositivo simultáneamente.
Cómo garantizar la integridad de los datos en la ruta de transmisión de información HMB y observar el diseño de cada fabricante de controlador SSD Uno de los conceptos más fáciles es agregar datos HMB con Parity Check o Cyclic Redundancy Check, CRC) se usa para detectar si hay un error en los datos. Una vez que falla la prueba, el controlador realiza inmediatamente el manejo de errores.
Por otro lado, debido a los datos HMB se almacena en la memoria RAM en el interior del lado del anfitrión, aunque dentro de las especificaciones NVMe exigir explícitamente este bloque durante SSD HMB puede arrancar sólo el acceso, sino que se produce alguna avería en el lado del anfitrión incluso actos maliciosos tienen acceso cuando la información HMB puede ser adquirida HMB y almacenar los datos incluso sobre la base de la información adquirida de manipulación indebida afectando de este modo al usuario. por lo tanto, es posible, además, que se escribe en el lado del anfitrión primero se cifra y luego se transmite hasta el lado del aparato para leer de nuevo esta información HMB, el mismo Descifre y verifique los datos antes de usarlos (Figura 7).
Figura 7 Diagrama del mecanismo de depuración y cifrado de mensajes HMB y descifrado
Creo en la integridad de los datos de HMB y en los problemas de seguridad, diferentes fabricantes de controladores SSD hay una amplia gama de prácticas, cuyo enfoque es que la mejor solución puede no ser concluyente en este momento, pero es cierto Al usar HMB para mejorar el rendimiento de SSD sin DRAM, el diseño general del sistema aún necesita fortalecer el mecanismo de protección de datos para garantizar la exactitud de los datos del usuario, por lo que HMB tiene una buena posibilidad de conducir SSD sin DRAM a la siguiente Un reino